drivers/net/bnx2x/bnx2x.h

   1 /*-
   2  * Copyright (c) 2007-2013 Broadcom Corporation.
   3  *
   4  * Eric Davis        <edavis@broadcom.com>
   5  * David Christensen <davidch@broadcom.com>
   6  * Gary Zambrano     <zambrano@broadcom.com>
   7  *
   8  * Copyright (c) 2013-2015 Brocade Communications Systems, Inc.
   9  * Copyright (c) 2015 QLogic Corporation.
  10  * All rights reserved.
  11  * www.qlogic.com
  12  *
  13  * See LICENSE.bnx2x_pmd for copyright and licensing details.
  14  */
  15
  16 #ifndef __BNX2X_H__
  17 #define __BNX2X_H__
  18
  19 #include <rte_byteorder.h>
  20 #include <rte_spinlock.h>
  21
  22 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
  23 #ifndef __LITTLE_ENDIAN
  24 #define __LITTLE_ENDIAN RTE_LITTLE_ENDIAN
  25 #endif
  26 #undef __BIG_ENDIAN
  27 #elif RTE_BYTE_ORDER == RTE_BIG_ENDIAN
  28 #ifndef __BIG_ENDIAN
  29 #define __BIG_ENDIAN    RTE_BIG_ENDIAN
  30 #endif
  31 #undef __LITTLE_ENDIAN
  32 #endif
  33
  34 #include "bnx2x_ethdev.h"
  35 #include "ecore_mfw_req.h"
  36 #include "ecore_fw_defs.h"
  37 #include "ecore_hsi.h"
  38 #include "ecore_reg.h"
  39 #include "bnx2x_stats.h"
  40 #include "bnx2x_vfpf.h"
  41
  42 #include "elink.h"
  43
  44 #ifndef __FreeBSD__
  45 #include <linux/pci_regs.h>
  46
  47 #define PCIY_PMG                       PCI_CAP_ID_PM
  48 #define PCIY_MSI                       PCI_CAP_ID_MSI
  49 #define PCIY_EXPRESS                   PCI_CAP_ID_EXP
  50 #define PCIY_MSIX                      PCI_CAP_ID_MSIX
  51 #define PCIR_EXPRESS_DEVICE_STA        PCI_EXP_TYPE_RC_EC
  52 #define PCIM_EXP_STA_TRANSACTION_PND   PCI_EXP_DEVSTA_TRPND
  53 #define PCIR_EXPRESS_LINK_STA          PCI_EXP_LNKSTA
  54 #define PCIM_LINK_STA_WIDTH            PCI_EXP_LNKSTA_NLW
  55 #define PCIM_LINK_STA_SPEED            PCI_EXP_LNKSTA_CLS
  56 #define PCIR_EXPRESS_DEVICE_CTL        PCI_EXP_DEVCTL
  57 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCI_EXP_DEVCTL_PAYLOAD
  58 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCI_EXP_DEVCTL_READRQ
  59 #define PCIR_POWER_STATUS              PCI_PM_CTRL
  60 #define PCIM_PSTAT_DMASK               PCI_PM_CTRL_STATE_MASK
  61 #define PCIM_PSTAT_PME                 PCI_PM_CTRL_PME_STATUS
  62 #define PCIM_PSTAT_D3                  0x3
  63 #define PCIM_PSTAT_PMEENABLE           PCI_PM_CTRL_PME_ENABLE
  64 #define PCIR_MSIX_CTRL                 PCI_MSIX_FLAGS
  65 #define PCIM_MSIXCTRL_TABLE_SIZE       PCI_MSIX_FLAGS_QSIZE
  66 #else
  67 #include <dev/pci/pcireg.h>
  68 #endif
  69
  70 #define IFM_10G_CX4                    20 /* 10GBase CX4 copper */
  71 #define IFM_10G_TWINAX                 22 /* 10GBase Twinax copper */
  72 #define IFM_10G_T                      26 /* 10GBase-T - RJ45 */
  73
  74 #ifndef __FreeBSD__
  75 #define PCIR_EXPRESS_DEVICE_STA        PCI_EXP_TYPE_RC_EC
  76 #define PCIM_EXP_STA_TRANSACTION_PND   PCI_EXP_DEVSTA_TRPND
  77 #define PCIR_EXPRESS_LINK_STA          PCI_EXP_LNKSTA
  78 #define PCIM_LINK_STA_WIDTH            PCI_EXP_LNKSTA_NLW
  79 #define PCIM_LINK_STA_SPEED            PCI_EXP_LNKSTA_CLS
  80 #define PCIR_EXPRESS_DEVICE_CTL        PCI_EXP_DEVCTL
  81 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCI_EXP_DEVCTL_PAYLOAD
  82 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCI_EXP_DEVCTL_READRQ
  83 #else
  84 #define PCIR_EXPRESS_DEVICE_STA PCIER_DEVICE_STA
  85 #define PCIM_EXP_STA_TRANSACTION_PND   PCIEM_STA_TRANSACTION_PND
  86 #define PCIR_EXPRESS_LINK_STA          PCIER_LINK_STA
  87 #define PCIM_LINK_STA_WIDTH            PCIEM_LINK_STA_WIDTH
  88 #define PCIM_LINK_STA_SPEED            PCIEM_LINK_STA_SPEED
  89 #define PCIR_EXPRESS_DEVICE_CTL        PCIER_DEVICE_CTL
  90 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCIEM_CTL_MAX_PAYLOAD
  91 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCIEM_CTL_MAX_READ_REQUEST
  92 #endif
  93
  94 #ifndef ARRAY_SIZE
  95 #define ARRAY_SIZE(arr) (sizeof(arr) / sizeof((arr)[0]))
  96 #endif
  97 #ifndef ARRSIZE
  98 #define ARRSIZE(arr) (sizeof(arr) / sizeof((arr)[0]))
  99 #endif
 100 #ifndef DIV_ROUND_UP
 101 #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
 102 #endif
 103 #ifndef roundup
 104 #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
 105 #endif
 106 #ifndef ilog2
 107 static inline
 108 int bnx2x_ilog2(int x)
 109 {
 110         int log = 0;
 111         x >>= 1;
 112
 113         while(x) {
 114                 log++;
 115                 x >>= 1;
 116         }
 117         return log;
 118 }
 119 #define ilog2(x) bnx2x_ilog2(x)
 120 #endif
 121
 122 #include "ecore_sp.h"
 123
 124 struct bnx2x_device_type {
 125         uint16_t bnx2x_vid;
 126         uint16_t bnx2x_did;
 127         uint16_t bnx2x_svid;
 128         uint16_t bnx2x_sdid;
 129         char     *bnx2x_name;
 130 };
 131
 132 #define BNX2X_PAGE_SHIFT       12
 133 #define BNX2X_PAGE_SIZE        (1 << BNX2X_PAGE_SHIFT)
 134 #define BNX2X_PAGE_MASK        (~(BNX2X_PAGE_SIZE - 1))
 135 #define BNX2X_PAGE_ALIGN(addr) ((addr + BNX2X_PAGE_SIZE - 1) & BNX2X_PAGE_MASK)
 136
 137 #if BNX2X_PAGE_SIZE != 4096
 138 #error Page sizes other than 4KB are unsupported!
 139 #endif
 140
 141 #define U64_LO(addr) ((uint32_t)(((uint64_t)(addr)) & 0xFFFFFFFF))
 142 #define U64_HI(addr) ((uint32_t)(((uint64_t)(addr)) >> 32))
 143 #define HILO_U64(hi, lo) ((((uint64_t)(hi)) << 32) + (lo))
 144
 145 /* dropless fc FW/HW related params */
 146 #define BRB_SIZE(sc)         (CHIP_IS_E3(sc) ? 1024 : 512)
 147 #define MAX_AGG_QS(sc)       ETH_MAX_AGGREGATION_QUEUES_E1H_E2
 148 #define FW_DROP_LEVEL(sc)    (3 + MAX_SPQ_PENDING + MAX_AGG_QS(sc))
 149 #define FW_PREFETCH_CNT      16U
 150 #define DROPLESS_FC_HEADROOM 100
 151
 152 /*
 153  * Transmit Buffer Descriptor (tx_bd) definitions*
 154  */
 155 /* NUM_TX_PAGES must be a power of 2. */
 156 #define TOTAL_TX_BD_PER_PAGE     (BNX2X_PAGE_SIZE / sizeof(union eth_tx_bd_types)) /*  256 */
 157 #define USABLE_TX_BD_PER_PAGE    (TOTAL_TX_BD_PER_PAGE - 1)                      /*  255 */
 158
 159 #define TOTAL_TX_BD(q)           (TOTAL_TX_BD_PER_PAGE * q->nb_tx_pages)         /*  512 */
 160 #define USABLE_TX_BD(q)          (USABLE_TX_BD_PER_PAGE * q->nb_tx_pages)        /*  510 */
 161 #define MAX_TX_BD(q)             (TOTAL_TX_BD(q) - 1)                            /*  511 */
 162
 163 #define NEXT_TX_BD(x)                                                   \
 164         ((((x) & USABLE_TX_BD_PER_PAGE) ==                              \
 165           (USABLE_TX_BD_PER_PAGE - 1)) ? (x) + 2 : (x) + 1)
 166
 167 #define TX_BD(x, q)             ((x) & MAX_TX_BD(q))
 168 #define TX_PAGE(x)              (((x) & ~USABLE_TX_BD_PER_PAGE) >> 8)
 169 #define TX_IDX(x)               ((x) & USABLE_TX_BD_PER_PAGE)
 170
 171 #define BDS_PER_TX_PKT          (3)
 172
 173 /*
 174  * Trigger pending transmits when the number of available BDs is greater
 175  * than 1/8 of the total number of usable BDs.
 176  */
 177 #define BNX2X_TX_CLEANUP_THRESHOLD(q) (USABLE_TX_BD(q) / 8)
 178 #define BNX2X_TX_TIMEOUT 5
 179
 180 /*
 181  * Receive Buffer Descriptor (rx_bd) definitions*
 182  */
 183 //#define NUM_RX_PAGES            1
 184 #define TOTAL_RX_BD_PER_PAGE    (BNX2X_PAGE_SIZE / sizeof(struct eth_rx_bd))      /*  512 */
 185 #define USABLE_RX_BD_PER_PAGE   (TOTAL_RX_BD_PER_PAGE - 2)                      /*  510 */
 186 #define RX_BD_PER_PAGE_MASK     (TOTAL_RX_BD_PER_PAGE - 1)                      /*  511 */
 187 #define TOTAL_RX_BD(q)          (TOTAL_RX_BD_PER_PAGE * q->nb_rx_pages)         /*  512 */
 188 #define USABLE_RX_BD(q)         (USABLE_RX_BD_PER_PAGE * q->nb_rx_pages)        /*  510 */
 189 #define MAX_RX_BD(q)            (TOTAL_RX_BD(q) - 1)                            /*  511 */
 190 #define RX_BD_NEXT_PAGE_DESC_CNT 2
 191
 192 #define NEXT_RX_BD(x)                                                   \
 193         ((((x) & RX_BD_PER_PAGE_MASK) ==                                \
 194         (USABLE_RX_BD_PER_PAGE - 1)) ? (x) + 3 : (x) + 1)
 195
 196 /* x & 0x3ff */
 197 #define RX_BD(x, q)             ((x) & MAX_RX_BD(q))
 198 #define RX_PAGE(x)              (((x) & ~RX_BD_PER_PAGE_MASK) >> 9)
 199 #define RX_IDX(x)               ((x) & RX_BD_PER_PAGE_MASK)
 200
 201 /*
 202  * Receive Completion Queue definitions*
 203  */
 204 //#define NUM_RCQ_PAGES           (NUM_RX_PAGES * 4)
 205 #define TOTAL_RCQ_ENTRIES_PER_PAGE (BNX2X_PAGE_SIZE / sizeof(union eth_rx_cqe))   /*  128 */
 206 #define USABLE_RCQ_ENTRIES_PER_PAGE (TOTAL_RCQ_ENTRIES_PER_PAGE - 1)            /*  127 */
 207 #define TOTAL_RCQ_ENTRIES(q)    (TOTAL_RCQ_ENTRIES_PER_PAGE * q->nb_cq_pages)   /*  512 */
 208 #define USABLE_RCQ_ENTRIES(q)   (USABLE_RCQ_ENTRIES_PER_PAGE * q->nb_cq_pages)  /*  508 */
 209 #define MAX_RCQ_ENTRIES(q)      (TOTAL_RCQ_ENTRIES(q) - 1)                      /*  511 */
 210 #define RCQ_NEXT_PAGE_DESC_CNT 1
 211
 212 #define NEXT_RCQ_IDX(x)                                                 \
 213         ((((x) & USABLE_RCQ_ENTRIES_PER_PAGE) ==                        \
 214         (USABLE_RCQ_ENTRIES_PER_PAGE - 1)) ? (x) + 2 : (x) + 1)
 215
 216 #define CQE_BD_REL                                                      \
 217         (sizeof(union eth_rx_cqe) / sizeof(struct eth_rx_bd))
 218
 219 #define RCQ_BD_PAGES(q)                                                 \
 220         (q->nb_rx_pages * CQE_BD_REL)
 221
 222 #define RCQ_ENTRY(x, q)         ((x) & MAX_RCQ_ENTRIES(q))
 223 #define RCQ_PAGE(x)             (((x) & ~USABLE_RCQ_ENTRIES_PER_PAGE) >> 7)
 224 #define RCQ_IDX(x)              ((x) & USABLE_RCQ_ENTRIES_PER_PAGE)
 225
 226 /*
 227  * dropless fc calculations for BDs
 228  * Number of BDs should be as number of buffers in BRB:
 229  * Low threshold takes into account RX_BD_NEXT_PAGE_DESC_CNT
 230  * "next" elements on each page
 231  */
 232 #define NUM_BD_REQ(sc) \
 233         BRB_SIZE(sc)
 234 #define NUM_BD_PG_REQ(sc)                                                  \
 235         ((NUM_BD_REQ(sc) + USABLE_RX_BD_PER_PAGE - 1) / USABLE_RX_BD_PER_PAGE)
 236 #define BD_TH_LO(sc)                                \
 237         (NUM_BD_REQ(sc) +                           \
 238          NUM_BD_PG_REQ(sc) * RX_BD_NEXT_PAGE_DESC_CNT + \
 239          FW_DROP_LEVEL(sc))
 240 #define BD_TH_HI(sc)                      \
 241         (BD_TH_LO(sc) + DROPLESS_FC_HEADROOM)
 242 #define MIN_RX_AVAIL(sc)                                \
 243         ((sc)->dropless_fc ? BD_TH_HI(sc) + 128 : 128)
 244
 245 /*
 246  * dropless fc calculations for RCQs
 247  * Number of RCQs should be as number of buffers in BRB:
 248  * Low threshold takes into account RCQ_NEXT_PAGE_DESC_CNT
 249  * "next" elements on each page
 250  */
 251 #define NUM_RCQ_REQ(sc) \
 252     BRB_SIZE(sc)
 253 #define NUM_RCQ_PG_REQ(sc)                                              \
 254     ((NUM_RCQ_REQ(sc) + USABLE_RCQ_ENTRIES_PER_PAGE - 1) / USABLE_RCQ_ENTRIES_PER_PAGE)
 255 #define RCQ_TH_LO(sc)                              \
 256     (NUM_RCQ_REQ(sc) +                             \
 257      NUM_RCQ_PG_REQ(sc) * RCQ_NEXT_PAGE_DESC_CNT + \
 258      FW_DROP_LEVEL(sc))
 259 #define RCQ_TH_HI(sc)                      \
 260     (RCQ_TH_LO(sc) + DROPLESS_FC_HEADROOM)
 261
 262 /* Load / Unload modes */
 263 #define LOAD_NORMAL       0
 264 #define LOAD_OPEN         1
 265 #define LOAD_DIAG         2
 266 #define LOAD_LOOPBACK_EXT 3
 267 #define UNLOAD_NORMAL     0
 268 #define UNLOAD_CLOSE      1
 269 #define UNLOAD_RECOVERY   2
 270
 271 /* Some constants... */
 272 //#define MAX_PATH_NUM       2
 273 //#define E2_MAX_NUM_OF_VFS  64
 274 //#define E1H_FUNC_MAX       8
 275 //#define E2_FUNC_MAX        4   /* per path */
 276 #define MAX_VNIC_NUM       4
 277 #define MAX_FUNC_NUM       8   /* common to all chips */
 278 //#define MAX_NDSB           HC_SB_MAX_SB_E2 /* max non-default status block */
 279 #define MAX_RSS_CHAINS     16 /* a constant for HW limit */
 280 #define MAX_MSI_VECTOR     8  /* a constant for HW limit */
 281
 282 #define ILT_NUM_PAGE_ENTRIES 3072
 283 /*
 284  * 57711 we use whole table since we have 8 functions.
 285  * 57712 we have only 4 functions, but use same size per func, so only half
 286  * of the table is used.
 287  */
 288 #define ILT_PER_FUNC        (ILT_NUM_PAGE_ENTRIES / 8)
 289 #define FUNC_ILT_BASE(func) (func * ILT_PER_FUNC)
 290 /*
 291  * the phys address is shifted right 12 bits and has an added
 292  * 1=valid bit added to the 53rd bit
 293  * then since this is a wide register(TM)
 294  * we split it into two 32 bit writes
 295  */
 296 #define ONCHIP_ADDR1(x) ((uint32_t)(((uint64_t)x >> 12) & 0xFFFFFFFF))
 297 #define ONCHIP_ADDR2(x) ((uint32_t)((1 << 20) | ((uint64_t)x >> 44)))
 298
 299 /* L2 header size + 2*VLANs (8 bytes) + LLC SNAP (8 bytes) */
 300 #define ETH_HLEN                  14
 301 #define ETH_OVERHEAD              (ETH_HLEN + 8 + 8)
 302 #define ETH_MIN_PACKET_SIZE       60
 303 #define ETH_MAX_PACKET_SIZE       ETHERMTU /* 1500 */
 304 #define ETH_MAX_JUMBO_PACKET_SIZE 9600
 305 /* TCP with Timestamp Option (32) + IPv6 (40) */
 306
 307 /* max supported alignment is 256 (8 shift) */
 308 #define BNX2X_RX_ALIGN_SHIFT    RTE_MAX(6, min(8, RTE_CACHE_LINE_SIZE_LOG2))
 309
 310 #define BNX2X_PXP_DRAM_ALIGN (BNX2X_RX_ALIGN_SHIFT - 5)
 311
 312 struct bnx2x_bar {
 313         void *base_addr;
 314 };
 315
 316 /* Used to manage DMA allocations. */
 317 struct bnx2x_dma {
 318         struct bnx2x_softc        *sc;
 319         phys_addr_t             paddr;
 320         void                    *vaddr;
 321         int                     nseg;
 322         char                    msg[RTE_MEMZONE_NAMESIZE - 6];
 323 };
 324
 325 /* attn group wiring */
 326 #define MAX_DYNAMIC_ATTN_GRPS 8
 327
 328 struct attn_route {
 329         uint32_t sig[5];
 330 };
 331
 332 struct iro {
 333         uint32_t base;
 334         uint16_t m1;
 335         uint16_t m2;
 336         uint16_t m3;
 337         uint16_t size;
 338 };
 339
 340 union bnx2x_host_hc_status_block {
 341         /* pointer to fp status block e2 */
 342         struct host_hc_status_block_e2  *e2_sb;
 343         /* pointer to fp status block e1x */
 344         struct host_hc_status_block_e1x *e1x_sb;
 345 };
 346
 347 union bnx2x_db_prod {
 348         struct doorbell_set_prod data;
 349         uint32_t                 raw;
 350 };
 351
 352 struct bnx2x_sw_tx_bd {
 353         struct mbuf  *m;
 354         uint16_t     first_bd;
 355         uint8_t      flags;
 356 /* set on the first BD descriptor when there is a split BD */
 357 #define BNX2X_TSO_SPLIT_BD (1 << 0)
 358 };
 359
 360 /*
 361  * This is the HSI fastpath data structure. There can be up to MAX_RSS_CHAIN
 362  * instances of the fastpath structure when using multiple queues.
 363  */
 364 struct bnx2x_fastpath {
 365         /* pointer back to parent structure */
 366         struct bnx2x_softc *sc;
 367
 368         /* status block */
 369         struct bnx2x_dma                 sb_dma;
 370         union bnx2x_host_hc_status_block status_block;
 371
 372         phys_addr_t tx_desc_mapping;
 373
 374         phys_addr_t rx_desc_mapping;
 375         phys_addr_t rx_comp_mapping;
 376
 377         uint16_t *sb_index_values;
 378         uint16_t *sb_running_index;
 379         uint32_t ustorm_rx_prods_offset;
 380
 381         uint8_t igu_sb_id; /* status block number in HW */
 382         uint8_t fw_sb_id;  /* status block number in FW */
 383
 384         uint32_t rx_buf_size;
 385
 386         int state;
 387 #define BNX2X_FP_STATE_CLOSED  0x01
 388 #define BNX2X_FP_STATE_IRQ     0x02
 389 #define BNX2X_FP_STATE_OPENING 0x04
 390 #define BNX2X_FP_STATE_OPEN    0x08
 391 #define BNX2X_FP_STATE_HALTING 0x10
 392 #define BNX2X_FP_STATE_HALTED  0x20
 393
 394         /* reference back to this fastpath queue number */
 395         uint8_t index; /* this is also the 'cid' */
 396 #define FP_IDX(fp) (fp->index)
 397
 398         /* ethernet client ID (each fastpath set of RX/TX/CQE is a client) */
 399         uint8_t cl_id;
 400 #define FP_CL_ID(fp) (fp->cl_id)
 401         uint8_t cl_qzone_id;
 402
 403         uint16_t fp_hc_idx;
 404
 405         union bnx2x_db_prod tx_db;
 406
 407         struct tstorm_per_queue_stats old_tclient;
 408         struct ustorm_per_queue_stats old_uclient;
 409         struct xstorm_per_queue_stats old_xclient;
 410         struct bnx2x_eth_q_stats        eth_q_stats;
 411         struct bnx2x_eth_q_stats_old    eth_q_stats_old;
 412
 413         /* Pointer to the receive consumer in the status block */
 414         uint16_t *rx_cq_cons_sb;
 415
 416         /* Pointer to the transmit consumer in the status block */
 417         uint16_t *tx_cons_sb;
 418
 419         /* transmit timeout until chip reset */
 420         int watchdog_timer;
 421
 422 }; /* struct bnx2x_fastpath */
 423
 424 #define BNX2X_MAX_NUM_OF_VFS 64
 425 #define BNX2X_VF_ID_INVALID  0xFF
 426
 427 /* maximum number of fast-path interrupt contexts */
 428 #define FP_SB_MAX_E1x 16
 429 #define FP_SB_MAX_E2  HC_SB_MAX_SB_E2
 430
 431 union cdu_context {
 432     struct eth_context eth;
 433     char pad[1024];
 434 };
 435
 436 /* CDU host DB constants */
 437 #define CDU_ILT_PAGE_SZ_HW 2
 438 #define CDU_ILT_PAGE_SZ    (8192 << CDU_ILT_PAGE_SZ_HW) /* 32K */
 439 #define ILT_PAGE_CIDS      (CDU_ILT_PAGE_SZ / sizeof(union cdu_context))
 440
 441 #define CNIC_ISCSI_CID_MAX 256
 442 #define CNIC_FCOE_CID_MAX  2048
 443 #define CNIC_CID_MAX       (CNIC_ISCSI_CID_MAX + CNIC_FCOE_CID_MAX)
 444 #define CNIC_ILT_LINES     DIV_ROUND_UP(CNIC_CID_MAX, ILT_PAGE_CIDS)
 445
 446 #define QM_ILT_PAGE_SZ_HW  0
 447 #define QM_ILT_PAGE_SZ     (4096 << QM_ILT_PAGE_SZ_HW) /* 4K */
 448 #define QM_CID_ROUND       1024
 449
 450 /* TM (timers) host DB constants */
 451 #define TM_ILT_PAGE_SZ_HW  0
 452 #define TM_ILT_PAGE_SZ     (4096 << TM_ILT_PAGE_SZ_HW) /* 4K */
 453 /*#define TM_CONN_NUM        (CNIC_STARTING_CID+CNIC_ISCSI_CXT_MAX) */
 454 #define TM_CONN_NUM        1024
 455 #define TM_ILT_SZ          (8 * TM_CONN_NUM)
 456 #define TM_ILT_LINES       DIV_ROUND_UP(TM_ILT_SZ, TM_ILT_PAGE_SZ)
 457
 458 /* SRC (Searcher) host DB constants */
 459 #define SRC_ILT_PAGE_SZ_HW 0
 460 #define SRC_ILT_PAGE_SZ    (4096 << SRC_ILT_PAGE_SZ_HW) /* 4K */
 461 #define SRC_HASH_BITS      10
 462 #define SRC_CONN_NUM       (1 << SRC_HASH_BITS) /* 1024 */
 463 #define SRC_ILT_SZ         (sizeof(struct src_ent) * SRC_CONN_NUM)
 464 #define SRC_T2_SZ          SRC_ILT_SZ
 465 #define SRC_ILT_LINES      DIV_ROUND_UP(SRC_ILT_SZ, SRC_ILT_PAGE_SZ)
 466
 467 struct hw_context {
 468     struct bnx2x_dma    vcxt_dma;
 469     union cdu_context *vcxt;
 470     //phys_addr_t        cxt_mapping;
 471     size_t            size;
 472 };
 473
 474 #define SM_RX_ID 0
 475 #define SM_TX_ID 1
 476
 477 /* defines for multiple tx priority indices */
 478 #define FIRST_TX_ONLY_COS_INDEX 1
 479 #define FIRST_TX_COS_INDEX      0
 480
 481 #define CID_TO_FP(cid, sc) ((cid) % BNX2X_NUM_NON_CNIC_QUEUES(sc))
 482
 483 #define HC_INDEX_ETH_RX_CQ_CONS       1
 484 #define HC_INDEX_OOO_TX_CQ_CONS       4
 485 #define HC_INDEX_ETH_TX_CQ_CONS_COS0  5
 486 #define HC_INDEX_ETH_TX_CQ_CONS_COS1  6
 487 #define HC_INDEX_ETH_TX_CQ_CONS_COS2  7
 488 #define HC_INDEX_ETH_FIRST_TX_CQ_CONS HC_INDEX_ETH_TX_CQ_CONS_COS0
 489
 490 /* congestion management fairness mode */
 491 #define CMNG_FNS_NONE   0
 492 #define CMNG_FNS_MINMAX 1
 493
 494 /* CMNG constants, as derived from system spec calculations */
 495 /* default MIN rate in case VNIC min rate is configured to zero - 100Mbps */
 496 #define DEF_MIN_RATE 100
 497 /* resolution of the rate shaping timer - 400 usec */
 498 #define RS_PERIODIC_TIMEOUT_USEC 400
 499 /* number of bytes in single QM arbitration cycle -
 500  * coefficient for calculating the fairness timer */
 501 #define QM_ARB_BYTES 160000
 502 /* resolution of Min algorithm 1:100 */
 503 #define MIN_RES 100
 504 /* how many bytes above threshold for the minimal credit of Min algorithm*/
 505 #define MIN_ABOVE_THRESH 32768
 506 /* fairness algorithm integration time coefficient -
 507  * for calculating the actual Tfair */
 508 #define T_FAIR_COEF ((MIN_ABOVE_THRESH + QM_ARB_BYTES) * 8 * MIN_RES)
 509 /* memory of fairness algorithm - 2 cycles */
 510 #define FAIR_MEM 2
 511
 512 #define HC_SEG_ACCESS_DEF   0 /* Driver decision 0-3 */
 513 #define HC_SEG_ACCESS_ATTN  4
 514 #define HC_SEG_ACCESS_NORM  0 /* Driver decision 0-1 */
 515
 516 /*
 517  * The total number of L2 queues, MSIX vectors and HW contexts (CIDs) is
 518  * control by the number of fast-path status blocks supported by the
 519  * device (HW/FW). Each fast-path status block (FP-SB) aka non-default
 520  * status block represents an independent interrupts context that can
 521  * serve a regular L2 networking queue. However special L2 queues such
 522  * as the FCoE queue do not require a FP-SB and other components like
 523  * the CNIC may consume FP-SB reducing the number of possible L2 queues
 524  *
 525  * If the maximum number of FP-SB available is X then:
 526  * a. If CNIC is supported it consumes 1 FP-SB thus the max number of
 527  *    regular L2 queues is Y=X-1
 528  * b. in MF mode the actual number of L2 queues is Y= (X-1/MF_factor)
 529  * c. If the FCoE L2 queue is supported the actual number of L2 queues
 530  *    is Y+1
 531  * d. The number of irqs (MSIX vectors) is either Y+1 (one extra for
 532  *    slow-path interrupts) or Y+2 if CNIC is supported (one additional
 533  *    FP interrupt context for the CNIC).
 534  * e. The number of HW context (CID count) is always X or X+1 if FCoE
 535  *    L2 queue is supported. the cid for the FCoE L2 queue is always X.
 536  *
 537  * So this is quite simple for now as no ULPs are supported yet. :-)
 538  */
 539 #define BNX2X_NUM_QUEUES(sc)          ((sc)->num_queues)
 540 #define BNX2X_NUM_ETH_QUEUES(sc)      BNX2X_NUM_QUEUES(sc)
 541 #define BNX2X_NUM_NON_CNIC_QUEUES(sc) BNX2X_NUM_QUEUES(sc)
 542 #define BNX2X_NUM_RX_QUEUES(sc)       BNX2X_NUM_QUEUES(sc)
 543
 544 #define FOR_EACH_QUEUE(sc, var)                          \
 545     for ((var) = 0; (var) < BNX2X_NUM_QUEUES(sc); (var)++)
 546
 547 #define FOR_EACH_NONDEFAULT_QUEUE(sc, var)               \
 548     for ((var) = 1; (var) < BNX2X_NUM_QUEUES(sc); (var)++)
 549
 550 #define FOR_EACH_ETH_QUEUE(sc, var)                          \
 551     for ((var) = 0; (var) < BNX2X_NUM_ETH_QUEUES(sc); (var)++)
 552
 553 #define FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, var)               \
 554     for ((var) = 1; (var) < BNX2X_NUM_ETH_QUEUES(sc); (var)++)
 555
 556 #define FOR_EACH_COS_IN_TX_QUEUE(sc, var)           \
 557     for ((var) = 0; (var) < (sc)->max_cos; (var)++)
 558
 559 #define FOR_EACH_CNIC_QUEUE(sc, var)     \
 560     for ((var) = BNX2X_NUM_ETH_QUEUES(sc); \
 561          (var) < BNX2X_NUM_QUEUES(sc);     \
 562          (var)++)
 563
 564 enum {
 565     OOO_IDX_OFFSET,
 566     FCOE_IDX_OFFSET,
 567     FWD_IDX_OFFSET,
 568 };
 569
 570 #define FCOE_IDX(sc)              (BNX2X_NUM_NON_CNIC_QUEUES(sc) + FCOE_IDX_OFFSET)
 571 #define bnx2x_fcoe_fp(sc)           (&sc->fp[FCOE_IDX(sc)])
 572 #define bnx2x_fcoe(sc, var)         (bnx2x_fcoe_fp(sc)->var)
 573 #define bnx2x_fcoe_inner_sp_obj(sc) (&sc->sp_objs[FCOE_IDX(sc)])
 574 #define bnx2x_fcoe_sp_obj(sc, var)  (bnx2x_fcoe_inner_sp_obj(sc)->var)
 575 #define bnx2x_fcoe_tx(sc, var)      (bnx2x_fcoe_fp(sc)->txdata_ptr[FIRST_TX_COS_INDEX]->var)
 576
 577 #define OOO_IDX(sc)               (BNX2X_NUM_NON_CNIC_QUEUES(sc) + OOO_IDX_OFFSET)
 578 #define bnx2x_ooo_fp(sc)            (&sc->fp[OOO_IDX(sc)])
 579 #define bnx2x_ooo(sc, var)          (bnx2x_ooo_fp(sc)->var)
 580 #define bnx2x_ooo_inner_sp_obj(sc)  (&sc->sp_objs[OOO_IDX(sc)])
 581 #define bnx2x_ooo_sp_obj(sc, var)   (bnx2x_ooo_inner_sp_obj(sc)->var)
 582
 583 #define FWD_IDX(sc)               (BNX2X_NUM_NON_CNIC_QUEUES(sc) + FWD_IDX_OFFSET)
 584 #define bnx2x_fwd_fp(sc)            (&sc->fp[FWD_IDX(sc)])
 585 #define bnx2x_fwd(sc, var)          (bnx2x_fwd_fp(sc)->var)
 586 #define bnx2x_fwd_inner_sp_obj(sc)  (&sc->sp_objs[FWD_IDX(sc)])
 587 #define bnx2x_fwd_sp_obj(sc, var)   (bnx2x_fwd_inner_sp_obj(sc)->var)
 588 #define bnx2x_fwd_txdata(fp)        (fp->txdata_ptr[FIRST_TX_COS_INDEX])
 589
 590 #define IS_ETH_FP(fp)    ((fp)->index < BNX2X_NUM_ETH_QUEUES((fp)->sc))
 591 #define IS_FCOE_FP(fp)   ((fp)->index == FCOE_IDX((fp)->sc))
 592 #define IS_FCOE_IDX(idx) ((idx) == FCOE_IDX(sc))
 593 #define IS_FWD_FP(fp)    ((fp)->index == FWD_IDX((fp)->sc))
 594 #define IS_FWD_IDX(idx)  ((idx) == FWD_IDX(sc))
 595 #define IS_OOO_FP(fp)    ((fp)->index == OOO_IDX((fp)->sc))
 596 #define IS_OOO_IDX(idx)  ((idx) == OOO_IDX(sc))
 597
 598 enum {
 599     BNX2X_PORT_QUERY_IDX,
 600     BNX2X_PF_QUERY_IDX,
 601     BNX2X_FCOE_QUERY_IDX,
 602     BNX2X_FIRST_QUEUE_QUERY_IDX,
 603 };
 604
 605 struct bnx2x_fw_stats_req {
 606     struct stats_query_header hdr;
 607     struct stats_query_entry  query[FP_SB_MAX_E1x +
 608                                     BNX2X_FIRST_QUEUE_QUERY_IDX];
 609 };
 610
 611 struct bnx2x_fw_stats_data {
 612     struct stats_counter          storm_counters;
 613     struct per_port_stats         port;
 614     struct per_pf_stats           pf;
 615     struct per_queue_stats        queue_stats[1];
 616 };
 617
 618 /* IGU MSIX STATISTICS on 57712: 64 for VFs; 4 for PFs; 4 for Attentions */
 619 #define BNX2X_IGU_STAS_MSG_VF_CNT 64
 620 #define BNX2X_IGU_STAS_MSG_PF_CNT 4
 621
 622 #define MAX_DMAE_C 8
 623
 624 /*
 625  * This is the slowpath data structure. It is mapped into non-paged memory
 626  * so that the hardware can access it's contents directly and must be page
 627  * aligned.
 628  */
 629 struct bnx2x_slowpath {
 630
 631     /* used by the DMAE command executer */
 632     struct dmae_command dmae[MAX_DMAE_C];
 633
 634     /* statistics completion */
 635     uint32_t stats_comp;
 636
 637     /* firmware defined statistics blocks */
 638     union mac_stats        mac_stats;
 639     struct nig_stats       nig_stats;
 640     struct host_port_stats port_stats;
 641     struct host_func_stats func_stats;
 642
 643     /* DMAE completion value and data source/sink */
 644     uint32_t wb_comp;
 645     uint32_t wb_data[4];
 646
 647     union {
 648         struct mac_configuration_cmd          e1x;
 649         struct eth_classify_rules_ramrod_data e2;
 650     } mac_rdata;
 651
 652     union {
 653         struct tstorm_eth_mac_filter_config e1x;
 654         struct eth_filter_rules_ramrod_data e2;
 655     } rx_mode_rdata;
 656
 657     struct eth_rss_update_ramrod_data rss_rdata;
 658
 659     union {
 660         struct mac_configuration_cmd           e1;
 661         struct eth_multicast_rules_ramrod_data e2;
 662     } mcast_rdata;
 663
 664     union {
 665         struct function_start_data        func_start;
 666         struct flow_control_configuration pfc_config; /* for DCBX ramrod */
 667     } func_rdata;
 668
 669     /* Queue State related ramrods */
 670     union {
 671         struct client_init_ramrod_data   init_data;
 672         struct client_update_ramrod_data update_data;
 673     } q_rdata;
 674
 675     /*
 676      * AFEX ramrod can not be a part of func_rdata union because these
 677      * events might arrive in parallel to other events from func_rdata.
 678      * If they were defined in the same union the data can get corrupted.
 679      */
 680     struct afex_vif_list_ramrod_data func_afex_rdata;
 681
 682     union drv_info_to_mcp drv_info_to_mcp;
 683 }; /* struct bnx2x_slowpath */
 684
 685 /*
 686  * Port specifc data structure.
 687  */
 688 struct bnx2x_port {
 689     /*
 690      * Port Management Function (for 57711E only).
 691      * When this field is set the driver instance is
 692      * responsible for managing port specifc
 693      * configurations such as handling link attentions.
 694      */
 695     uint32_t pmf;
 696
 697     /* Ethernet maximum transmission unit. */
 698     uint16_t ether_mtu;
 699
 700     uint32_t link_config[ELINK_LINK_CONFIG_SIZE];
 701
 702     uint32_t ext_phy_config;
 703
 704     /* Port feature config.*/
 705     uint32_t config;
 706
 707     /* Defines the features supported by the PHY. */
 708     uint32_t supported[ELINK_LINK_CONFIG_SIZE];
 709
 710     /* Defines the features advertised by the PHY. */
 711     uint32_t advertising[ELINK_LINK_CONFIG_SIZE];
 712 #define ADVERTISED_10baseT_Half    (1 << 1)
 713 #define ADVERTISED_10baseT_Full    (1 << 2)
 714 #define ADVERTISED_100baseT_Half   (1 << 3)
 715 #define ADVERTISED_100baseT_Full   (1 << 4)
 716 #define ADVERTISED_1000baseT_Half  (1 << 5)
 717 #define ADVERTISED_1000baseT_Full  (1 << 6)
 718 #define ADVERTISED_TP              (1 << 7)
 719 #define ADVERTISED_FIBRE           (1 << 8)
 720 #define ADVERTISED_Autoneg         (1 << 9)
 721 #define ADVERTISED_Asym_Pause      (1 << 10)
 722 #define ADVERTISED_Pause           (1 << 11)
 723 #define ADVERTISED_2500baseX_Full  (1 << 15)
 724 #define ADVERTISED_10000baseT_Full (1 << 16)
 725
 726     uint32_t    phy_addr;
 727
 728         /* Used to synchronize phy accesses. */
 729         rte_spinlock_t  phy_mtx;
 730         char            phy_mtx_name[32];
 731
 732 #define BNX2X_PHY_LOCK(sc)          rte_spinlock_lock(&sc->port.phy_mtx)
 733 #define BNX2X_PHY_UNLOCK(sc)        rte_spinlock_unlock(&sc->port.phy_mtx)
 734
 735     /*
 736      * MCP scratchpad address for port specific statistics.
 737      * The device is responsible for writing statistcss
 738      * back to the MCP for use with management firmware such
 739      * as UMP/NC-SI.
 740      */
 741     uint32_t port_stx;
 742
 743     struct nig_stats old_nig_stats;
 744 }; /* struct bnx2x_port */
 745
 746 struct bnx2x_mf_info {
 747         uint32_t mf_config[E1HVN_MAX];
 748
 749         uint32_t vnics_per_port;   /* 1, 2 or 4 */
 750         uint32_t multi_vnics_mode; /* can be set even if vnics_per_port = 1 */
 751         uint32_t path_has_ovlan;   /* MF mode in the path (can be different than the MF mode of the function */
 752
 753 #define IS_MULTI_VNIC(sc)  ((sc)->devinfo.mf_info.multi_vnics_mode)
 754 #define VNICS_PER_PORT(sc) ((sc)->devinfo.mf_info.vnics_per_port)
 755 #define VNICS_PER_PATH(sc)                                  \
 756         ((sc)->devinfo.mf_info.vnics_per_port *                 \
 757          ((CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 1 ))
 758
 759         uint8_t min_bw[MAX_VNIC_NUM];
 760         uint8_t max_bw[MAX_VNIC_NUM];
 761
 762         uint16_t ext_id; /* vnic outer vlan or VIF ID */
 763 #define VALID_OVLAN(ovlan) ((ovlan) <= 4096)
 764 #define INVALID_VIF_ID 0xFFFF
 765 #define OVLAN(sc) ((sc)->devinfo.mf_info.ext_id)
 766 #define VIF_ID(sc) ((sc)->devinfo.mf_info.ext_id)
 767
 768         uint16_t default_vlan;
 769 #define NIV_DEFAULT_VLAN(sc) ((sc)->devinfo.mf_info.default_vlan)
 770
 771         uint8_t niv_allowed_priorities;
 772 #define NIV_ALLOWED_PRIORITIES(sc) ((sc)->devinfo.mf_info.niv_allowed_priorities)
 773
 774         uint8_t niv_default_cos;
 775 #define NIV_DEFAULT_COS(sc) ((sc)->devinfo.mf_info.niv_default_cos)
 776
 777         uint8_t niv_mba_enabled;
 778
 779         enum mf_cfg_afex_vlan_mode afex_vlan_mode;
 780 #define AFEX_VLAN_MODE(sc) ((sc)->devinfo.mf_info.afex_vlan_mode)
 781         int                        afex_def_vlan_tag;
 782         uint32_t                   pending_max;
 783
 784         uint16_t flags;
 785 #define MF_INFO_VALID_MAC       0x0001
 786
 787         uint16_t mf_ov;
 788         uint8_t mf_mode; /* Switch-Dependent or Switch-Independent */
 789 #define IS_MF(sc)                        \
 790         (IS_MULTI_VNIC(sc) &&                \
 791          ((sc)->devinfo.mf_info.mf_mode != 0))
 792 #define IS_MF_SD(sc)                                     \
 793         (IS_MULTI_VNIC(sc) &&                                \
 794          ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD))
 795 #define IS_MF_SI(sc)                                     \
 796         (IS_MULTI_VNIC(sc) &&                                \
 797          ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI))
 798 #define IS_MF_AFEX(sc)                              \
 799         (IS_MULTI_VNIC(sc) &&                           \
 800          ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX))
 801 #define IS_MF_SD_MODE(sc)   IS_MF_SD(sc)
 802 #define IS_MF_SI_MODE(sc)   IS_MF_SI(sc)
 803 #define IS_MF_AFEX_MODE(sc) IS_MF_AFEX(sc)
 804
 805         uint32_t mf_protos_supported;
 806         #define MF_PROTO_SUPPORT_ETHERNET 0x1
 807         #define MF_PROTO_SUPPORT_ISCSI    0x2
 808         #define MF_PROTO_SUPPORT_FCOE     0x4
 809 }; /* struct bnx2x_mf_info */
 810
 811 /* Device information data structure. */
 812 struct bnx2x_devinfo {
 813 #if 1
 814 #define NAME_SIZE 128
 815         char name[NAME_SIZE];
 816 #endif
 817         /* PCIe info */
 818         uint16_t vendor_id;
 819         uint16_t device_id;
 820         uint16_t subvendor_id;
 821         uint16_t subdevice_id;
 822
 823         /*
 824          * chip_id = 0b'CCCCCCCCCCCCCCCCRRRRMMMMMMMMBBBB'
 825          *   C = Chip Number   (bits 16-31)
 826          *   R = Chip Revision (bits 12-15)
 827          *   M = Chip Metal    (bits 4-11)
 828          *   B = Chip Bond ID  (bits 0-3)
 829          */
 830         uint32_t chip_id;
 831 #define CHIP_ID(sc)           ((sc)->devinfo.chip_id & 0xffff0000)
 832 #define CHIP_NUM(sc)          ((sc)->devinfo.chip_id >> 16)
 833 /* device ids */
 834 #define CHIP_NUM_57711        0x164f
 835 #define CHIP_NUM_57711E       0x1650
 836 #define CHIP_NUM_57712        0x1662
 837 #define CHIP_NUM_57712_MF     0x1663
 838 #define CHIP_NUM_57712_VF     0x166f
 839 #define CHIP_NUM_57800        0x168a
 840 #define CHIP_NUM_57800_MF     0x16a5
 841 #define CHIP_NUM_57800_VF     0x16a9
 842 #define CHIP_NUM_57810        0x168e
 843 #define CHIP_NUM_57810_MF     0x16ae
 844 #define CHIP_NUM_57810_VF     0x16af
 845 #define CHIP_NUM_57811        0x163d
 846 #define CHIP_NUM_57811_MF     0x163e
 847 #define CHIP_NUM_57811_VF     0x163f
 848 #define CHIP_NUM_57840_OBS    0x168d
 849 #define CHIP_NUM_57840_OBS_MF 0x16ab
 850 #define CHIP_NUM_57840_4_10   0x16a1
 851 #define CHIP_NUM_57840_2_20   0x16a2
 852 #define CHIP_NUM_57840_MF     0x16a4
 853 #define CHIP_NUM_57840_VF     0x16ad
 854
 855 #define CHIP_REV_SHIFT      12
 856 #define CHIP_REV_MASK       (0xF << CHIP_REV_SHIFT)
 857 #define CHIP_REV(sc)        ((sc)->devinfo.chip_id & CHIP_REV_MASK)
 858
 859 #define CHIP_REV_Ax         (0x0 << CHIP_REV_SHIFT)
 860 #define CHIP_REV_Bx         (0x1 << CHIP_REV_SHIFT)
 861 #define CHIP_REV_Cx         (0x2 << CHIP_REV_SHIFT)
 862
 863 #define CHIP_REV_IS_SLOW(sc)    \
 864         (CHIP_REV(sc) > 0x00005000)
 865 #define CHIP_REV_IS_FPGA(sc)                              \
 866         (CHIP_REV_IS_SLOW(sc) && (CHIP_REV(sc) & 0x00001000))
 867 #define CHIP_REV_IS_EMUL(sc)                               \
 868         (CHIP_REV_IS_SLOW(sc) && !(CHIP_REV(sc) & 0x00001000))
 869 #define CHIP_REV_IS_ASIC(sc) \
 870         (!CHIP_REV_IS_SLOW(sc))
 871
 872 #define CHIP_METAL(sc)      ((sc->devinfo.chip_id) & 0x00000ff0)
 873 #define CHIP_BOND_ID(sc)    ((sc->devinfo.chip_id) & 0x0000000f)
 874
 875 #define CHIP_IS_57711(sc)   (CHIP_NUM(sc) == CHIP_NUM_57711)
 876 #define CHIP_IS_57711E(sc)  (CHIP_NUM(sc) == CHIP_NUM_57711E)
 877 #define CHIP_IS_E1H(sc)     ((CHIP_IS_57711(sc)) || \
 878                              (CHIP_IS_57711E(sc)))
 879 #define CHIP_IS_E1x(sc)     CHIP_IS_E1H(sc)
 880
 881 #define CHIP_IS_57712(sc)    (CHIP_NUM(sc) == CHIP_NUM_57712)
 882 #define CHIP_IS_57712_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57712_MF)
 883 #define CHIP_IS_57712_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57712_VF)
 884 #define CHIP_IS_E2(sc)       (CHIP_IS_57712(sc) ||  \
 885                               CHIP_IS_57712_MF(sc))
 886
 887 #define CHIP_IS_57800(sc)    (CHIP_NUM(sc) == CHIP_NUM_57800)
 888 #define CHIP_IS_57800_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57800_MF)
 889 #define CHIP_IS_57800_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57800_VF)
 890 #define CHIP_IS_57810(sc)    (CHIP_NUM(sc) == CHIP_NUM_57810)
 891 #define CHIP_IS_57810_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57810_MF)
 892 #define CHIP_IS_57810_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57810_VF)
 893 #define CHIP_IS_57811(sc)    (CHIP_NUM(sc) == CHIP_NUM_57811)
 894 #define CHIP_IS_57811_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57811_MF)
 895 #define CHIP_IS_57811_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57811_VF)
 896 #define CHIP_IS_57840(sc)    ((CHIP_NUM(sc) == CHIP_NUM_57840_OBS)  || \
 897                               (CHIP_NUM(sc) == CHIP_NUM_57840_4_10) || \
 898                               (CHIP_NUM(sc) == CHIP_NUM_57840_2_20))
 899 #define CHIP_IS_57840_MF(sc) ((CHIP_NUM(sc) == CHIP_NUM_57840_OBS_MF) || \
 900                               (CHIP_NUM(sc) == CHIP_NUM_57840_MF))
 901 #define CHIP_IS_57840_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57840_VF)
 902
 903 #define CHIP_IS_E3(sc)      (CHIP_IS_57800(sc)    || \
 904                              CHIP_IS_57800_MF(sc) || \
 905                              CHIP_IS_57800_VF(sc) || \
 906                              CHIP_IS_57810(sc)    || \
 907                              CHIP_IS_57810_MF(sc) || \
 908                              CHIP_IS_57810_VF(sc) || \
 909                              CHIP_IS_57811(sc)    || \
 910                              CHIP_IS_57811_MF(sc) || \
 911                              CHIP_IS_57811_VF(sc) || \
 912                              CHIP_IS_57840(sc)    || \
 913                              CHIP_IS_57840_MF(sc) || \
 914                              CHIP_IS_57840_VF(sc))
 915 #define CHIP_IS_E3A0(sc)    (CHIP_IS_E3(sc) &&              \
 916                              (CHIP_REV(sc) == CHIP_REV_Ax))
 917 #define CHIP_IS_E3B0(sc)    (CHIP_IS_E3(sc) &&              \
 918                              (CHIP_REV(sc) == CHIP_REV_Bx))
 919
 920 #define USES_WARPCORE(sc)   (CHIP_IS_E3(sc))
 921 #define CHIP_IS_E2E3(sc)    (CHIP_IS_E2(sc) || \
 922                              CHIP_IS_E3(sc))
 923
 924 #define CHIP_IS_MF_CAP(sc)  (CHIP_IS_57711E(sc)  ||  \
 925                              CHIP_IS_57712_MF(sc) || \
 926                              CHIP_IS_E3(sc))
 927
 928 #define IS_VF(sc)           ((sc)->flags & BNX2X_IS_VF_FLAG)
 929 #define IS_PF(sc)           (!IS_VF(sc))
 930
 931 /*
 932  * This define is used in two main places:
 933  * 1. In the early stages of nic_load, to know if to configure Parser/Searcher
 934  * to nic-only mode or to offload mode. Offload mode is configured if either
 935  * the chip is E1x (where NIC_MODE register is not applicable), or if cnic
 936  * already registered for this port (which means that the user wants storage
 937  * services).
 938  * 2. During cnic-related load, to know if offload mode is already configured
 939  * in the HW or needs to be configrued. Since the transition from nic-mode to
 940  * offload-mode in HW causes traffic coruption, nic-mode is configured only
 941  * in ports on which storage services where never requested.
 942  */
 943 #define CONFIGURE_NIC_MODE(sc) (!CHIP_IS_E1x(sc) && !CNIC_ENABLED(sc))
 944
 945         uint8_t  chip_port_mode;
 946 #define CHIP_4_PORT_MODE        0x0
 947 #define CHIP_2_PORT_MODE        0x1
 948 #define CHIP_PORT_MODE_NONE     0x2
 949 #define CHIP_PORT_MODE(sc)      ((sc)->devinfo.chip_port_mode)
 950 #define CHIP_IS_MODE_4_PORT(sc) (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE)
 951
 952         uint8_t int_block;
 953 #define INT_BLOCK_HC            0
 954 #define INT_BLOCK_IGU           1
 955 #define INT_BLOCK_MODE_NORMAL   0
 956 #define INT_BLOCK_MODE_BW_COMP  2
 957 #define CHIP_INT_MODE_IS_NBC(sc)                          \
 958         (!CHIP_IS_E1x(sc) &&                                  \
 959          !((sc)->devinfo.int_block & INT_BLOCK_MODE_BW_COMP))
 960 #define CHIP_INT_MODE_IS_BC(sc) (!CHIP_INT_MODE_IS_NBC(sc))
 961
 962         uint32_t shmem_base;
 963         uint32_t shmem2_base;
 964         uint32_t bc_ver;
 965         char bc_ver_str[32];
 966         uint32_t mf_cfg_base; /* bootcode shmem address in BAR memory */
 967         struct bnx2x_mf_info mf_info;
 968
 969         uint32_t flash_size;
 970 #define NVRAM_1MB_SIZE      0x20000
 971 #define NVRAM_TIMEOUT_COUNT 30000
 972 #define NVRAM_PAGE_SIZE     256
 973
 974         /* PCIe capability information */
 975         uint32_t pcie_cap_flags;
 976 #define BNX2X_PM_CAPABLE_FLAG     0x00000001
 977 #define BNX2X_PCIE_CAPABLE_FLAG   0x00000002
 978 #define BNX2X_MSI_CAPABLE_FLAG    0x00000004
 979 #define BNX2X_MSIX_CAPABLE_FLAG   0x00000008
 980         uint16_t pcie_pm_cap_reg;
 981         uint16_t pcie_link_width;
 982         uint16_t pcie_link_speed;
 983         uint16_t pcie_msi_cap_reg;
 984         uint16_t pcie_msix_cap_reg;
 985
 986         /* device configuration read from bootcode shared memory */
 987         uint32_t hw_config;
 988         uint32_t hw_config2;
 989 }; /* struct bnx2x_devinfo */
 990
 991 struct bnx2x_sp_objs {
 992         struct ecore_vlan_mac_obj mac_obj; /* MACs object */
 993         struct ecore_queue_sp_obj q_obj; /* Queue State object */
 994 }; /* struct bnx2x_sp_objs */
 995
 996 /*
 997  * Data that will be used to create a link report message. We will keep the
 998  * data used for the last link report in order to prevent reporting the same
 999  * link parameters twice.
1000  */
1001 struct bnx2x_link_report_data {
1002         uint16_t      line_speed;        /* Effective line speed */
1003         unsigned long link_report_flags; /* BNX2X_LINK_REPORT_XXX flags */
1004 };
1005
1006 enum {
1007         BNX2X_LINK_REPORT_FULL_DUPLEX,
1008         BNX2X_LINK_REPORT_LINK_DOWN,
1009         BNX2X_LINK_REPORT_RX_FC_ON,
1010         BNX2X_LINK_REPORT_TX_FC_ON
1011 };
1012
1013 #define BNX2X_RX_CHAIN_PAGE_SZ    BNX2X_PAGE_SIZE
1014
1015 struct bnx2x_pci_cap {
1016         struct bnx2x_pci_cap *next;
1017         uint16_t id;
1018         uint16_t type;
1019         uint16_t addr;
1020 };
1021
1022 struct bnx2x_vfdb;
1023
1024 /* Top level device private data structure. */
1025 struct bnx2x_softc {
1026
1027         void            **rx_queues;
1028         void            **tx_queues;
1029         uint32_t        max_tx_queues;
1030         uint32_t        max_rx_queues;
1031         const struct rte_pci_device *pci_dev;
1032         uint32_t        pci_val;
1033         struct bnx2x_pci_cap *pci_caps;
1034 #define BNX2X_INTRS_POLL_PERIOD   1
1035
1036         void            *firmware;
1037         uint64_t        fw_len;
1038
1039         /* MAC address operations */
1040         struct bnx2x_mac_ops mac_ops;
1041
1042         /* structures for VF mbox/response/bulletin */
1043         struct bnx2x_vf_mbx_msg         *vf2pf_mbox;
1044         struct bnx2x_dma                 vf2pf_mbox_mapping;
1045         struct vf_acquire_resp_tlv       acquire_resp;
1046         struct bnx2x_vf_bulletin        *pf2vf_bulletin;
1047         struct bnx2x_dma                 pf2vf_bulletin_mapping;
1048         struct bnx2x_vf_bulletin         old_bulletin;
1049         rte_spinlock_t                   vf2pf_lock;
1050
1051         int             media;
1052
1053         int             state; /* device state */
1054 #define BNX2X_STATE_CLOSED                 0x0000
1055 #define BNX2X_STATE_OPENING_WAITING_LOAD   0x1000
1056 #define BNX2X_STATE_OPENING_WAITING_PORT   0x2000
1057 #define BNX2X_STATE_OPEN                   0x3000
1058 #define BNX2X_STATE_CLOSING_WAITING_HALT   0x4000
1059 #define BNX2X_STATE_CLOSING_WAITING_DELETE 0x5000
1060 #define BNX2X_STATE_CLOSING_WAITING_UNLOAD 0x6000
1061 #define BNX2X_STATE_DISABLED               0xD000
1062 #define BNX2X_STATE_DIAG                   0xE000
1063 #define BNX2X_STATE_ERROR                  0xF000
1064
1065         int flags;
1066 #define BNX2X_ONE_PORT_FLAG     0x1
1067 #define BNX2X_NO_FCOE_FLAG      0x2
1068 #define BNX2X_NO_WOL_FLAG       0x4
1069 #define BNX2X_NO_MCP_FLAG       0x8
1070 #define BNX2X_NO_ISCSI_OOO_FLAG 0x10
1071 #define BNX2X_NO_ISCSI_FLAG     0x20
1072 #define BNX2X_MF_FUNC_DIS       0x40
1073 #define BNX2X_TX_SWITCHING      0x80
1074 #define BNX2X_IS_VF_FLAG        0x100
1075
1076 #define BNX2X_ONE_PORT(sc)      (sc->flags & BNX2X_ONE_PORT_FLAG)
1077 #define BNX2X_NOFCOE(sc)        (sc->flags & BNX2X_NO_FCOE_FLAG)
1078 #define BNX2X_NOMCP(sc)         (sc->flags & BNX2X_NO_MCP_FLAG)
1079
1080 #define MAX_BARS 5
1081         struct bnx2x_bar bar[MAX_BARS]; /* map BARs 0, 2, 4 */
1082
1083         uint16_t doorbell_size;
1084
1085         /* periodic timer callout */
1086 #define PERIODIC_STOP 0
1087 #define PERIODIC_GO   1
1088         volatile unsigned long periodic_flags;
1089
1090         struct bnx2x_fastpath fp[MAX_RSS_CHAINS];
1091         struct bnx2x_sp_objs  sp_objs[MAX_RSS_CHAINS];
1092
1093         uint8_t  unit; /* driver instance number */
1094
1095         int pcie_bus;    /* PCIe bus number */
1096         int pcie_device; /* PCIe device/slot number */
1097         int pcie_func;   /* PCIe function number */
1098
1099         uint8_t pfunc_rel; /* function relative */
1100         uint8_t pfunc_abs; /* function absolute */
1101         uint8_t path_id;   /* function absolute */
1102 #define SC_PATH(sc)     (sc->path_id)
1103 #define SC_PORT(sc)     (sc->pfunc_rel & 1)
1104 #define SC_FUNC(sc)     (sc->pfunc_rel)
1105 #define SC_ABS_FUNC(sc) (sc->pfunc_abs)
1106 #define SC_VN(sc)       (sc->pfunc_rel >> 1)
1107 #define SC_L_ID(sc)     (SC_VN(sc) << 2)
1108 #define PORT_ID(sc)     SC_PORT(sc)
1109 #define PATH_ID(sc)     SC_PATH(sc)
1110 #define VNIC_ID(sc)     SC_VN(sc)
1111 #define FUNC_ID(sc)     SC_FUNC(sc)
1112 #define ABS_FUNC_ID(sc) SC_ABS_FUNC(sc)
1113 #define SC_FW_MB_IDX_VN(sc, vn)                                \
1114         (SC_PORT(sc) + (vn) *                                      \
1115          ((CHIP_IS_E1x(sc) || (CHIP_IS_MODE_4_PORT(sc))) ? 2 : 1))
1116 #define SC_FW_MB_IDX(sc) SC_FW_MB_IDX_VN(sc, SC_VN(sc))
1117
1118         int if_capen; /* enabled interface capabilities */
1119
1120         struct bnx2x_devinfo devinfo;
1121         char fw_ver_str[32];
1122         char mf_mode_str[32];
1123         char pci_link_str[32];
1124
1125         struct iro *iro_array;
1126
1127         int dmae_ready;
1128 #define DMAE_READY(sc) (sc->dmae_ready)
1129
1130         struct ecore_credit_pool_obj vlans_pool;
1131         struct ecore_credit_pool_obj macs_pool;
1132         struct ecore_rx_mode_obj     rx_mode_obj;
1133         struct ecore_mcast_obj       mcast_obj;
1134         struct ecore_rss_config_obj  rss_conf_obj;
1135         struct ecore_func_sp_obj     func_obj;
1136
1137         uint16_t fw_seq;
1138         uint16_t fw_drv_pulse_wr_seq;
1139         uint32_t func_stx;
1140
1141         struct elink_params         link_params;
1142         struct elink_vars           link_vars;
1143         uint32_t                    link_cnt;
1144         struct bnx2x_link_report_data last_reported_link;
1145         char mac_addr_str[32];
1146
1147         uint32_t tx_ring_size;
1148         uint32_t rx_ring_size;
1149         int wol;
1150
1151         int is_leader;
1152         int recovery_state;
1153 #define BNX2X_RECOVERY_DONE        1
1154 #define BNX2X_RECOVERY_INIT        2
1155 #define BNX2X_RECOVERY_WAIT        3
1156 #define BNX2X_RECOVERY_FAILED      4
1157 #define BNX2X_RECOVERY_NIC_LOADING 5
1158
1159         uint32_t rx_mode;
1160 #define BNX2X_RX_MODE_NONE             0
1161 #define BNX2X_RX_MODE_NORMAL           1
1162 #define BNX2X_RX_MODE_ALLMULTI         2
1163 #define BNX2X_RX_MODE_ALLMULTI_PROMISC 3
1164 #define BNX2X_RX_MODE_PROMISC          4
1165 #define BNX2X_MAX_MULTICAST            64
1166
1167         struct bnx2x_port port;
1168
1169         struct cmng_init cmng;
1170
1171         /* user configs */
1172         uint8_t  num_queues;
1173         int      hc_rx_ticks;
1174         int      hc_tx_ticks;
1175         uint32_t rx_budget;
1176         int      interrupt_mode;
1177 #define INTR_MODE_INTX 0
1178 #define INTR_MODE_MSI  1
1179 #define INTR_MODE_MSIX 2
1180 #define INTR_MODE_SINGLE_MSIX 3
1181         int      udp_rss;
1182
1183         uint8_t         igu_dsb_id;
1184         uint8_t         igu_base_sb;
1185         uint8_t         igu_sb_cnt;
1186         uint32_t        igu_base_addr;
1187         uint8_t         base_fw_ndsb;
1188 #define DEF_SB_IGU_ID 16
1189 #define DEF_SB_ID     HC_SP_SB_ID
1190
1191         /* default status block */
1192         struct bnx2x_dma              def_sb_dma;
1193         struct host_sp_status_block *def_sb;
1194         uint16_t                    def_idx;
1195         uint16_t                    def_att_idx;
1196         uint32_t                    attn_state;
1197         struct attn_route           attn_group[MAX_DYNAMIC_ATTN_GRPS];
1198
1199         /* general SP events - stats query, cfc delete, etc */
1200 #define HC_SP_INDEX_ETH_DEF_CONS         3
1201         /* EQ completions */
1202 #define HC_SP_INDEX_EQ_CONS              7
1203         /* FCoE L2 connection completions */
1204 #define HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS  6
1205 #define HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS  4
1206         /* iSCSI L2 */
1207 #define HC_SP_INDEX_ETH_ISCSI_CQ_CONS    5
1208 #define HC_SP_INDEX_ETH_ISCSI_RX_CQ_CONS 1
1209
1210         /* event queue */
1211         struct bnx2x_dma        eq_dma;
1212         union event_ring_elem *eq;
1213         uint16_t              eq_prod;
1214         uint16_t              eq_cons;
1215         uint16_t              *eq_cons_sb;
1216 #define NUM_EQ_PAGES     1 /* must be a power of 2 */
1217 #define EQ_DESC_CNT_PAGE (BNX2X_PAGE_SIZE / sizeof(union event_ring_elem))
1218 #define EQ_DESC_MAX_PAGE (EQ_DESC_CNT_PAGE - 1)
1219 #define NUM_EQ_DESC      (EQ_DESC_CNT_PAGE * NUM_EQ_PAGES)
1220 #define EQ_DESC_MASK     (NUM_EQ_DESC - 1)
1221 #define MAX_EQ_AVAIL     (EQ_DESC_MAX_PAGE * NUM_EQ_PAGES - 2)
1222         /* depends on EQ_DESC_CNT_PAGE being a power of 2 */
1223 #define NEXT_EQ_IDX(x)                                      \
1224         ((((x) & EQ_DESC_MAX_PAGE) == (EQ_DESC_MAX_PAGE - 1)) ? \
1225          ((x) + 2) : ((x) + 1))
1226         /* depends on the above and on NUM_EQ_PAGES being a power of 2 */
1227 #define EQ_DESC(x) ((x) & EQ_DESC_MASK)
1228
1229         /* slow path */
1230         struct bnx2x_dma      sp_dma;
1231         struct bnx2x_slowpath *sp;
1232         unsigned long       sp_state;
1233
1234         /* slow path queue */
1235         struct bnx2x_dma spq_dma;
1236         struct eth_spe *spq;
1237 #define SP_DESC_CNT     (BNX2X_PAGE_SIZE / sizeof(struct eth_spe))
1238 #define MAX_SP_DESC_CNT (SP_DESC_CNT - 1)
1239 #define MAX_SPQ_PENDING 8
1240
1241         uint16_t       spq_prod_idx;
1242         struct eth_spe *spq_prod_bd;
1243         struct eth_spe *spq_last_bd;
1244         uint16_t       *dsb_sp_prod;
1245
1246         volatile unsigned long eq_spq_left; /* COMMON_xxx ramrod credit */
1247         volatile unsigned long cq_spq_left; /* ETH_xxx ramrod credit */
1248
1249         /* fw decompression buffer */
1250         struct bnx2x_dma gz_buf_dma;
1251         void           *gz_buf;
1252         uint32_t       gz_outlen;
1253 #define GUNZIP_BUF(sc)    (sc->gz_buf)
1254 #define GUNZIP_OUTLEN(sc) (sc->gz_outlen)
1255 #define GUNZIP_PHYS(sc)   (phys_addr_t)(sc->gz_buf_dma.paddr)
1256 #define FW_BUF_SIZE       0x40000
1257
1258         struct raw_op *init_ops;
1259         uint16_t *init_ops_offsets; /* init block offsets inside init_ops */
1260         uint32_t *init_data;        /* data blob, 32 bit granularity */
1261         uint32_t       init_mode_flags;
1262 #define INIT_MODE_FLAGS(sc) (sc->init_mode_flags)
1263         /* PRAM blobs - raw data */
1264         const uint8_t *tsem_int_table_data;
1265         const uint8_t *tsem_pram_data;
1266         const uint8_t *usem_int_table_data;
1267         const uint8_t *usem_pram_data;
1268         const uint8_t *xsem_int_table_data;
1269         const uint8_t *xsem_pram_data;
1270         const uint8_t *csem_int_table_data;
1271         const uint8_t *csem_pram_data;
1272 #define INIT_OPS(sc)                 (sc->init_ops)
1273 #define INIT_OPS_OFFSETS(sc)         (sc->init_ops_offsets)
1274 #define INIT_DATA(sc)                (sc->init_data)
1275 #define INIT_TSEM_INT_TABLE_DATA(sc) (sc->tsem_int_table_data)
1276 #define INIT_TSEM_PRAM_DATA(sc)      (sc->tsem_pram_data)
1277 #define INIT_USEM_INT_TABLE_DATA(sc) (sc->usem_int_table_data)
1278 #define INIT_USEM_PRAM_DATA(sc)      (sc->usem_pram_data)
1279 #define INIT_XSEM_INT_TABLE_DATA(sc) (sc->xsem_int_table_data)
1280 #define INIT_XSEM_PRAM_DATA(sc)      (sc->xsem_pram_data)
1281 #define INIT_CSEM_INT_TABLE_DATA(sc) (sc->csem_int_table_data)
1282 #define INIT_CSEM_PRAM_DATA(sc)      (sc->csem_pram_data)
1283
1284 #define PHY_FW_VER_LEN                  20
1285         char                    fw_ver[32];
1286
1287         /* ILT
1288          * For max 196 cids (64*3 + non-eth), 32KB ILT page size and 1KB
1289          * context size we need 8 ILT entries.
1290          */
1291 #define ILT_MAX_L2_LINES 8
1292         struct hw_context context[ILT_MAX_L2_LINES];
1293         struct ecore_ilt *ilt;
1294 #define ILT_MAX_LINES 256
1295
1296         /* max supported number of RSS queues: IGU SBs minus one for CNIC */
1297 #define BNX2X_MAX_RSS_COUNT(sc) ((sc)->igu_sb_cnt - CNIC_SUPPORT(sc))
1298         /* max CID count: Max RSS * Max_Tx_Multi_Cos + FCoE + iSCSI */
1299 #define BNX2X_L2_MAX_CID(sc)                                              \
1300         (BNX2X_MAX_RSS_COUNT(sc) * ECORE_MULTI_TX_COS + 2 * CNIC_SUPPORT(sc))
1301 #define BNX2X_L2_CID_COUNT(sc)                                             \
1302         (BNX2X_NUM_ETH_QUEUES(sc) * ECORE_MULTI_TX_COS + 2 * CNIC_SUPPORT(sc))
1303 #define L2_ILT_LINES(sc)                                \
1304         (DIV_ROUND_UP(BNX2X_L2_CID_COUNT(sc), ILT_PAGE_CIDS))
1305
1306         int qm_cid_count;
1307
1308         uint8_t dropless_fc;
1309
1310         /* total number of FW statistics requests */
1311         uint8_t fw_stats_num;
1312         /*
1313          * This is a memory buffer that will contain both statistics ramrod
1314          * request and data.
1315          */
1316         struct bnx2x_dma fw_stats_dma;
1317         /*
1318          * FW statistics request shortcut (points at the beginning of fw_stats
1319          * buffer).
1320          */
1321         int                     fw_stats_req_size;
1322         struct bnx2x_fw_stats_req *fw_stats_req;
1323         phys_addr_t              fw_stats_req_mapping;
1324         /*
1325          * FW statistics data shortcut (points at the beginning of fw_stats
1326          * buffer + fw_stats_req_size).
1327          */
1328         int                      fw_stats_data_size;
1329         struct bnx2x_fw_stats_data *fw_stats_data;
1330         phys_addr_t               fw_stats_data_mapping;
1331
1332         /* tracking a pending STAT_QUERY ramrod */
1333         uint16_t stats_pending;
1334         /* number of completed statistics ramrods */
1335         uint16_t stats_comp;
1336         uint16_t stats_counter;
1337         uint8_t  stats_init;
1338         int      stats_state;
1339
1340         struct bnx2x_eth_stats         eth_stats;
1341         struct host_func_stats       func_stats;
1342         struct bnx2x_eth_stats_old     eth_stats_old;
1343         struct bnx2x_net_stats_old     net_stats_old;
1344         struct bnx2x_fw_port_stats_old fw_stats_old;
1345
1346         struct dmae_command stats_dmae; /* used by dmae command loader */
1347         int                 executer_idx;
1348
1349         int mtu;
1350
1351         /* DCB support on/off */
1352         int dcb_state;
1353 #define BNX2X_DCB_STATE_OFF 0
1354 #define BNX2X_DCB_STATE_ON  1
1355         /* DCBX engine mode */
1356         int dcbx_enabled;
1357 #define BNX2X_DCBX_ENABLED_OFF        0
1358 #define BNX2X_DCBX_ENABLED_ON_NEG_OFF 1
1359 #define BNX2X_DCBX_ENABLED_ON_NEG_ON  2
1360 #define BNX2X_DCBX_ENABLED_INVALID    -1
1361
1362         uint8_t cnic_support;
1363         uint8_t cnic_enabled;
1364         uint8_t cnic_loaded;
1365 #define CNIC_SUPPORT(sc) 0 /* ((sc)->cnic_support) */
1366 #define CNIC_ENABLED(sc) 0 /* ((sc)->cnic_enabled) */
1367 #define CNIC_LOADED(sc)  0 /* ((sc)->cnic_loaded) */
1368
1369         /* multiple tx classes of service */
1370         uint8_t max_cos;
1371 #define BNX2X_MAX_PRIORITY 8
1372         /* priority to cos mapping */
1373         uint8_t prio_to_cos[BNX2X_MAX_PRIORITY];
1374
1375         int panic;
1376 }; /* struct bnx2x_softc */
1377
1378 /* IOCTL sub-commands for edebug and firmware upgrade */
1379 #define BNX2X_IOC_RD_NVRAM        1
1380 #define BNX2X_IOC_WR_NVRAM        2
1381 #define BNX2X_IOC_STATS_SHOW_NUM  3
1382 #define BNX2X_IOC_STATS_SHOW_STR  4
1383 #define BNX2X_IOC_STATS_SHOW_CNT  5
1384
1385 struct bnx2x_nvram_data {
1386     uint32_t op; /* ioctl sub-command */
1387     uint32_t offset;
1388     uint32_t len;
1389     uint32_t value[1]; /* variable */
1390 };
1391
1392 union bnx2x_stats_show_data {
1393     uint32_t op; /* ioctl sub-command */
1394
1395     struct {
1396         uint32_t num; /* return number of stats */
1397         uint32_t len; /* length of each string item */
1398     } desc;
1399
1400     /* variable length... */
1401     char str[1]; /* holds names of desc.num stats, each desc.len in length */
1402
1403     /* variable length... */
1404     uint64_t stats[1]; /* holds all stats */
1405 };
1406
1407 /* function init flags */
1408 #define FUNC_FLG_RSS     0x0001
1409 #define FUNC_FLG_STATS   0x0002
1410 /* FUNC_FLG_UNMATCHED       0x0004 */
1411 #define FUNC_FLG_SPQ     0x0010
1412 #define FUNC_FLG_LEADING 0x0020 /* PF only */
1413
1414 struct bnx2x_func_init_params {
1415     phys_addr_t fw_stat_map; /* (dma) valid if FUNC_FLG_STATS */
1416     phys_addr_t spq_map;     /* (dma) valid if FUNC_FLG_SPQ */
1417     uint16_t   func_flgs;
1418     uint16_t   func_id;     /* abs function id */
1419     uint16_t   pf_id;
1420     uint16_t   spq_prod;    /* valid if FUNC_FLG_SPQ */
1421 };
1422
1423 /* memory resources reside at BARs 0, 2, 4 */
1424 /* Run `pciconf -lb` to see mappings */
1425 #define BAR0 0
1426 #define BAR1 2
1427 #define BAR2 4
1428
1429 static inline void
1430 bnx2x_reg_write8(struct bnx2x_softc *sc, size_t offset, uint8_t val)
1431 {
1432         PMD_DEBUG_PERIODIC_LOG(DEBUG, sc, "offset=0x%08lx val=0x%02x",
1433                                (unsigned long)offset, val);
1434         *((volatile uint8_t*)
1435           ((uintptr_t)sc->bar[BAR0].base_addr + offset)) = val;
1436 }
1437
1438 static inline void
1439 bnx2x_reg_write16(struct bnx2x_softc *sc, size_t offset, uint16_t val)
1440 {
1441 #ifdef RTE_LIBRTE_BNX2X_DEBUG_PERIODIC
1442         if ((offset % 2) != 0)
1443                 PMD_DRV_LOG(NOTICE, sc, "Unaligned 16-bit write to 0x%08lx",
1444                             (unsigned long)offset);
1445 #endif
1446         PMD_DEBUG_PERIODIC_LOG(DEBUG, sc, "offset=0x%08lx val=0x%04x",
1447                                (unsigned long)offset, val);
1448         *((volatile uint16_t*)
1449           ((uintptr_t)sc->bar[BAR0].base_addr + offset)) = val;
1450 }
1451
1452 static inline void
1453 bnx2x_reg_write32(struct bnx2x_softc *sc, size_t offset, uint32_t val)
1454 {
1455 #ifdef RTE_LIBRTE_BNX2X_DEBUG_PERIODIC
1456         if ((offset % 4) != 0)
1457                 PMD_DRV_LOG(NOTICE, sc, "Unaligned 32-bit write to 0x%08lx",
1458                             (unsigned long)offset);
1459 #endif
1460
1461         PMD_DEBUG_PERIODIC_LOG(DEBUG, sc, "offset=0x%08lx val=0x%08x",
1462                                (unsigned long)offset, val);
1463         *((volatile uint32_t*)
1464           ((uintptr_t)sc->bar[BAR0].base_addr + offset)) = val;
1465 }
1466
1467 static inline uint8_t
1468 bnx2x_reg_read8(struct bnx2x_softc *sc, size_t offset)
1469 {
1470         uint8_t val;
1471
1472         val = (uint8_t)(*((volatile uint8_t*)
1473                           ((uintptr_t)sc->bar[BAR0].base_addr + offset)));
1474         PMD_DEBUG_PERIODIC_LOG(DEBUG, sc, "offset=0x%08lx val=0x%02x",
1475                                (unsigned long)offset, val);
1476
1477         return val;
1478 }
1479
1480 static inline uint16_t
1481 bnx2x_reg_read16(struct bnx2x_softc *sc, size_t offset)
1482 {
1483         uint16_t val;
1484
1485 #ifdef RTE_LIBRTE_BNX2X_DEBUG_PERIODIC
1486         if ((offset % 2) != 0)
1487                 PMD_DRV_LOG(NOTICE, sc, "Unaligned 16-bit read from 0x%08lx",
1488                             (unsigned long)offset);
1489 #endif
1490
1491         val = (uint16_t)(*((volatile uint16_t*)
1492                            ((uintptr_t)sc->bar[BAR0].base_addr + offset)));
1493         PMD_DEBUG_PERIODIC_LOG(DEBUG, sc, "offset=0x%08lx val=0x%08x",
1494                                (unsigned long)offset, val);
1495
1496         return val;
1497 }
1498
1499 static inline uint32_t
1500 bnx2x_reg_read32(struct bnx2x_softc *sc, size_t offset)
1501 {
1502         uint32_t val;
1503
1504 #ifdef RTE_LIBRTE_BNX2X_DEBUG_PERIODIC
1505         if ((offset % 4) != 0)
1506                 PMD_DRV_LOG(NOTICE, sc, "Unaligned 32-bit read from 0x%08lx",
1507                             (unsigned long)offset);
1508 #endif
1509
1510         val = (uint32_t)(*((volatile uint32_t*)
1511                            ((uintptr_t)sc->bar[BAR0].base_addr + offset)));
1512         PMD_DEBUG_PERIODIC_LOG(DEBUG, sc, "offset=0x%08lx val=0x%08x",
1513                                (unsigned long)offset, val);
1514
1515         return val;
1516 }
1517
1518 #define REG_ADDR(sc, offset) (((uint64_t)sc->bar[BAR0].base_addr) + (offset))
1519
1520 #define REG_RD8(sc, offset)  bnx2x_reg_read8(sc, (offset))
1521 #define REG_RD16(sc, offset) bnx2x_reg_read16(sc, (offset))
1522 #define REG_RD32(sc, offset) bnx2x_reg_read32(sc, (offset))
1523
1524 #define REG_WR8(sc, offset, val)  bnx2x_reg_write8(sc, (offset), val)
1525 #define REG_WR16(sc, offset, val) bnx2x_reg_write16(sc, (offset), val)
1526 #define REG_WR32(sc, offset, val) bnx2x_reg_write32(sc, (offset), val)
1527
1528 #define REG_RD(sc, offset)      REG_RD32(sc, offset)
1529 #define REG_WR(sc, offset, val) REG_WR32(sc, offset, val)
1530
1531 #define BNX2X_SP(sc, var) (&(sc)->sp->var)
1532 #define BNX2X_SP_MAPPING(sc, var) \
1533     (sc->sp_dma.paddr + offsetof(struct bnx2x_slowpath, var))
1534
1535 #define BNX2X_FP(sc, nr, var) ((sc)->fp[(nr)].var)
1536 #define BNX2X_SP_OBJ(sc, fp) ((sc)->sp_objs[(fp)->index])
1537
1538 #define bnx2x_fp(sc, nr, var)   ((sc)->fp[nr].var)
1539
1540 #define REG_RD_DMAE(sc, offset, valp, len32)               \
1541     do {                                                   \
1542         (void)bnx2x_read_dmae(sc, offset, len32);                  \
1543         (void)rte_memcpy(valp, BNX2X_SP(sc, wb_data[0]), (len32) * 4); \
1544     } while (0)
1545
1546 #define REG_WR_DMAE(sc, offset, valp, len32)                            \
1547     do {                                                                \
1548         (void)rte_memcpy(BNX2X_SP(sc, wb_data[0]), valp, (len32) * 4);              \
1549         (void)bnx2x_write_dmae(sc, BNX2X_SP_MAPPING(sc, wb_data), offset, len32); \
1550     } while (0)
1551
1552 #define REG_WR_DMAE_LEN(sc, offset, valp, len32) \
1553     REG_WR_DMAE(sc, offset, valp, len32)
1554
1555 #define REG_RD_DMAE_LEN(sc, offset, valp, len32) \
1556     REG_RD_DMAE(sc, offset, valp, len32)
1557
1558 #define VIRT_WR_DMAE_LEN(sc, data, addr, len32, le32_swap)         \
1559     do {                                                           \
1560         /* if (le32_swap) {                                     */ \
1561         /*    PMD_PWARN_LOG(sc, "VIRT_WR_DMAE_LEN with le32_swap=1"); */ \
1562         /* }                                                    */ \
1563         rte_memcpy(GUNZIP_BUF(sc), data, len32 * 4);                   \
1564         ecore_write_big_buf_wb(sc, addr, len32);                   \
1565     } while (0)
1566
1567 #define BNX2X_DB_MIN_SHIFT 3   /* 8 bytes */
1568 #define BNX2X_DB_SHIFT     7   /* 128 bytes */
1569 #if (BNX2X_DB_SHIFT < BNX2X_DB_MIN_SHIFT)
1570 #error "Minimum DB doorbell stride is 8"
1571 #endif
1572 #define DPM_TRIGGER_TYPE 0x40
1573
1574 /* Doorbell macro */
1575 #define BNX2X_DB_WRITE(db_bar, val) \
1576         *((volatile uint32_t *)(db_bar)) = (val)
1577
1578 #define BNX2X_DB_READ(db_bar) \
1579         *((volatile uint32_t *)(db_bar))
1580
1581 #define DOORBELL_ADDR(sc, offset) \
1582         (volatile uint32_t *)(((char *)(sc)->bar[BAR1].base_addr + (offset)))
1583
1584 #define DOORBELL(sc, cid, val) \
1585         if (IS_PF(sc)) \
1586         BNX2X_DB_WRITE((DOORBELL_ADDR(sc, sc->doorbell_size * (cid) + DPM_TRIGGER_TYPE)), (val)); \
1587         else \
1588         BNX2X_DB_WRITE((DOORBELL_ADDR(sc, sc->doorbell_size * (cid))), (val)) \
1589
1590 #define SHMEM_ADDR(sc, field)                                       \
1591     (sc->devinfo.shmem_base + offsetof(struct shmem_region, field))
1592 #define SHMEM_RD(sc, field)      REG_RD(sc, SHMEM_ADDR(sc, field))
1593 #define SHMEM_RD16(sc, field)    REG_RD16(sc, SHMEM_ADDR(sc, field))
1594 #define SHMEM_WR(sc, field, val) REG_WR(sc, SHMEM_ADDR(sc, field), val)
1595
1596 #define SHMEM2_ADDR(sc, field)                                        \
1597     (sc->devinfo.shmem2_base + offsetof(struct shmem2_region, field))
1598 #define SHMEM2_HAS(sc, field)                                            \
1599     (sc->devinfo.shmem2_base && (REG_RD(sc, SHMEM2_ADDR(sc, size)) >     \
1600                                  offsetof(struct shmem2_region, field)))
1601 #define SHMEM2_RD(sc, field)      REG_RD(sc, SHMEM2_ADDR(sc, field))
1602 #define SHMEM2_WR(sc, field, val) REG_WR(sc, SHMEM2_ADDR(sc, field), val)
1603
1604 #define MFCFG_ADDR(sc, field)                                  \
1605     (sc->devinfo.mf_cfg_base + offsetof(struct mf_cfg, field))
1606 #define MFCFG_RD(sc, field)      REG_RD(sc, MFCFG_ADDR(sc, field))
1607 #define MFCFG_RD16(sc, field)    REG_RD16(sc, MFCFG_ADDR(sc, field))
1608 #define MFCFG_WR(sc, field, val) REG_WR(sc, MFCFG_ADDR(sc, field), val)
1609
1610 /* DMAE command defines */
1611
1612 #define DMAE_TIMEOUT      -1
1613 #define DMAE_PCI_ERROR    -2 /* E2 and onward */
1614 #define DMAE_NOT_RDY      -3
1615 #define DMAE_PCI_ERR_FLAG 0x80000000
1616
1617 #define DMAE_SRC_PCI      0
1618 #define DMAE_SRC_GRC      1
1619
1620 #define DMAE_DST_NONE     0
1621 #define DMAE_DST_PCI      1
1622 #define DMAE_DST_GRC      2
1623
1624 #define DMAE_COMP_PCI     0
1625 #define DMAE_COMP_GRC     1
1626
1627 #define DMAE_COMP_REGULAR 0
1628 #define DMAE_COM_SET_ERR  1
1629
1630 #define DMAE_CMD_SRC_PCI (DMAE_SRC_PCI << DMAE_COMMAND_SRC_SHIFT)
1631 #define DMAE_CMD_SRC_GRC (DMAE_SRC_GRC << DMAE_COMMAND_SRC_SHIFT)
1632 #define DMAE_CMD_DST_PCI (DMAE_DST_PCI << DMAE_COMMAND_DST_SHIFT)
1633 #define DMAE_CMD_DST_GRC (DMAE_DST_GRC << DMAE_COMMAND_DST_SHIFT)
1634
1635 #define DMAE_CMD_C_DST_PCI (DMAE_COMP_PCI << DMAE_COMMAND_C_DST_SHIFT)
1636 #define DMAE_CMD_C_DST_GRC (DMAE_COMP_GRC << DMAE_COMMAND_C_DST_SHIFT)
1637
1638 #define DMAE_CMD_ENDIANITY_NO_SWAP   (0 << DMAE_COMMAND_ENDIANITY_SHIFT)
1639 #define DMAE_CMD_ENDIANITY_B_SWAP    (1 << DMAE_COMMAND_ENDIANITY_SHIFT)
1640 #define DMAE_CMD_ENDIANITY_DW_SWAP   (2 << DMAE_COMMAND_ENDIANITY_SHIFT)
1641 #define DMAE_CMD_ENDIANITY_B_DW_SWAP (3 << DMAE_COMMAND_ENDIANITY_SHIFT)
1642
1643 #define DMAE_CMD_PORT_0 0
1644 #define DMAE_CMD_PORT_1 DMAE_COMMAND_PORT
1645
1646 #define DMAE_SRC_PF 0
1647 #define DMAE_SRC_VF 1
1648
1649 #define DMAE_DST_PF 0
1650 #define DMAE_DST_VF 1
1651
1652 #define DMAE_C_SRC 0
1653 #define DMAE_C_DST 1
1654
1655 #define DMAE_LEN32_RD_MAX     0x80
1656 #define DMAE_LEN32_WR_MAX(sc) 0x2000
1657
1658 #define DMAE_COMP_VAL 0x60d0d0ae /* E2 and beyond, upper bit indicates error */
1659
1660 #define MAX_DMAE_C_PER_PORT 8
1661 #define INIT_DMAE_C(sc)     ((SC_PORT(sc) * MAX_DMAE_C_PER_PORT) + SC_VN(sc))
1662 #define PMF_DMAE_C(sc)      ((SC_PORT(sc) * MAX_DMAE_C_PER_PORT) + E1HVN_MAX)
1663
1664 static const uint32_t dmae_reg_go_c[] = {
1665     DMAE_REG_GO_C0,  DMAE_REG_GO_C1,  DMAE_REG_GO_C2,  DMAE_REG_GO_C3,
1666     DMAE_REG_GO_C4,  DMAE_REG_GO_C5,  DMAE_REG_GO_C6,  DMAE_REG_GO_C7,
1667     DMAE_REG_GO_C8,  DMAE_REG_GO_C9,  DMAE_REG_GO_C10, DMAE_REG_GO_C11,
1668     DMAE_REG_GO_C12, DMAE_REG_GO_C13, DMAE_REG_GO_C14, DMAE_REG_GO_C15
1669 };
1670
1671 #define ATTN_NIG_FOR_FUNC     (1L << 8)
1672 #define ATTN_SW_TIMER_4_FUNC  (1L << 9)
1673 #define GPIO_2_FUNC           (1L << 10)
1674 #define GPIO_3_FUNC           (1L << 11)
1675 #define GPIO_4_FUNC           (1L << 12)
1676 #define ATTN_GENERAL_ATTN_1   (1L << 13)
1677 #define ATTN_GENERAL_ATTN_2   (1L << 14)
1678 #define ATTN_GENERAL_ATTN_3   (1L << 15)
1679 #define ATTN_GENERAL_ATTN_4   (1L << 13)
1680 #define ATTN_GENERAL_ATTN_5   (1L << 14)
1681 #define ATTN_GENERAL_ATTN_6   (1L << 15)
1682 #define ATTN_HARD_WIRED_MASK  0xff00
1683 #define ATTENTION_ID          4
1684
1685 #define AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR \
1686     AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR
1687
1688 #define MAX_IGU_ATTN_ACK_TO 100
1689
1690 #define STORM_ASSERT_ARRAY_SIZE 50
1691
1692 #define BNX2X_PMF_LINK_ASSERT(sc) \
1693     GENERAL_ATTEN_OFFSET(LINK_SYNC_ATTENTION_BIT_FUNC_0 + SC_FUNC(sc))
1694
1695 #define BNX2X_MC_ASSERT_BITS \
1696     (GENERAL_ATTEN_OFFSET(TSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1697      GENERAL_ATTEN_OFFSET(USTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1698      GENERAL_ATTEN_OFFSET(CSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1699      GENERAL_ATTEN_OFFSET(XSTORM_FATAL_ASSERT_ATTENTION_BIT))
1700
1701 #define BNX2X_MCP_ASSERT \
1702     GENERAL_ATTEN_OFFSET(MCP_FATAL_ASSERT_ATTENTION_BIT)
1703
1704 #define BNX2X_GRC_TIMEOUT GENERAL_ATTEN_OFFSET(LATCHED_ATTN_TIMEOUT_GRC)
1705 #define BNX2X_GRC_RSV     (GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCR) | \
1706                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCT) | \
1707                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCN) | \
1708                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCU) | \
1709                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCP) | \
1710                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RSVD_GRC))
1711
1712 #define MULTI_MASK 0x7f
1713
1714 #define PFS_PER_PORT(sc)                               \
1715     ((CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4)
1716 #define SC_MAX_VN_NUM(sc) PFS_PER_PORT(sc)
1717
1718 #define FIRST_ABS_FUNC_IN_PORT(sc)                    \
1719     ((CHIP_PORT_MODE(sc) == CHIP_PORT_MODE_NONE) ?    \
1720      PORT_ID(sc) : (PATH_ID(sc) + (2 * PORT_ID(sc))))
1721
1722 #define FOREACH_ABS_FUNC_IN_PORT(sc, i)            \
1723     for ((i) = FIRST_ABS_FUNC_IN_PORT(sc);         \
1724          (i) < MAX_FUNC_NUM;                       \
1725          (i) += (MAX_FUNC_NUM / PFS_PER_PORT(sc)))
1726
1727 #define BNX2X_SWCID_SHIFT 17
1728 #define BNX2X_SWCID_MASK  ((0x1 << BNX2X_SWCID_SHIFT) - 1)
1729
1730 #define SW_CID(x)  (le32toh(x) & BNX2X_SWCID_MASK)
1731 #define CQE_CMD(x) (le32toh(x) >> COMMON_RAMROD_ETH_RX_CQE_CMD_ID_SHIFT)
1732
1733 #define CQE_TYPE(cqe_fp_flags)   ((cqe_fp_flags) & ETH_FAST_PATH_RX_CQE_TYPE)
1734 #define CQE_TYPE_START(cqe_type) ((cqe_type) == RX_ETH_CQE_TYPE_ETH_START_AGG)
1735 #define CQE_TYPE_STOP(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_STOP_AGG)
1736 #define CQE_TYPE_SLOW(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_RAMROD)
1737 #define CQE_TYPE_FAST(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_FASTPATH)
1738
1739 /* must be used on a CID before placing it on a HW ring */
1740 #define HW_CID(sc, x) \
1741     ((SC_PORT(sc) << 23) | (SC_VN(sc) << BNX2X_SWCID_SHIFT) | (x))
1742
1743 #define SPEED_10    10
1744 #define SPEED_100   100
1745 #define SPEED_1000  1000
1746 #define SPEED_2500  2500
1747 #define SPEED_10000 10000
1748
1749 #define PCI_PM_D0    1
1750 #define PCI_PM_D3hot 2
1751
1752 int  bnx2x_test_bit(int nr, volatile unsigned long * addr);
1753 void bnx2x_set_bit(unsigned int nr, volatile unsigned long * addr);
1754 void bnx2x_clear_bit(int nr, volatile unsigned long * addr);
1755 int  bnx2x_test_and_clear_bit(int nr, volatile unsigned long * addr);
1756 int  bnx2x_cmpxchg(volatile int *addr, int old, int new);
1757
1758 int bnx2x_dma_alloc(struct bnx2x_softc *sc, size_t size,
1759                 struct bnx2x_dma *dma, const char *msg, uint32_t align);
1760
1761 uint32_t bnx2x_dmae_opcode_add_comp(uint32_t opcode, uint8_t comp_type);
1762 uint32_t bnx2x_dmae_opcode_clr_src_reset(uint32_t opcode);
1763 uint32_t bnx2x_dmae_opcode(struct bnx2x_softc *sc, uint8_t src_type,
1764                          uint8_t dst_type, uint8_t with_comp,
1765                          uint8_t comp_type);
1766 void bnx2x_post_dmae(struct bnx2x_softc *sc, struct dmae_command *dmae, int idx);
1767 void bnx2x_read_dmae(struct bnx2x_softc *sc, uint32_t src_addr, uint32_t len32);
1768 void bnx2x_write_dmae(struct bnx2x_softc *sc, phys_addr_t dma_addr,
1769                     uint32_t dst_addr, uint32_t len32);
1770 void bnx2x_set_ctx_validation(struct bnx2x_softc *sc, struct eth_context *cxt,
1771                             uint32_t cid);
1772 void bnx2x_update_coalesce_sb_index(struct bnx2x_softc *sc, uint8_t fw_sb_id,
1773                                   uint8_t sb_index, uint8_t disable,
1774                                   uint16_t usec);
1775
1776 int bnx2x_sp_post(struct bnx2x_softc *sc, int command, int cid,
1777                 uint32_t data_hi, uint32_t data_lo, int cmd_type);
1778
1779 void ecore_init_e1h_firmware(struct bnx2x_softc *sc);
1780 void ecore_init_e2_firmware(struct bnx2x_softc *sc);
1781
1782 void ecore_storm_memset_struct(struct bnx2x_softc *sc, uint32_t addr,
1783                                size_t size, uint32_t *data);
1784
1785 #define CATC_TRIGGER(sc, data) REG_WR((sc), 0x2000, (data));
1786 #define CATC_TRIGGER_START(sc) CATC_TRIGGER((sc), 0xcafecafe)
1787
1788 #define BNX2X_MAC_FMT           "%pM"
1789 #define BNX2X_MAC_PRN_LIST(mac) (mac)
1790
1791 /***********/
1792 /* INLINES */
1793 /***********/
1794
1795 static inline uint32_t
1796 reg_poll(struct bnx2x_softc *sc, uint32_t reg, uint32_t expected, int ms, int wait)
1797 {
1798     uint32_t val;
1799     do {
1800         val = REG_RD(sc, reg);
1801         if (val == expected) {
1802             break;
1803         }
1804         ms -= wait;
1805         DELAY(wait * 1000);
1806     } while (ms > 0);
1807
1808     return val;
1809 }
1810
1811 static inline void
1812 bnx2x_update_fp_sb_idx(struct bnx2x_fastpath *fp)
1813 {
1814         mb(); /* status block is written to by the chip */
1815         fp->fp_hc_idx = fp->sb_running_index[SM_RX_ID];
1816 }
1817
1818 static inline void
1819 bnx2x_igu_ack_sb_gen(struct bnx2x_softc *sc, uint8_t segment,
1820         uint16_t index, uint8_t op, uint8_t update, uint32_t igu_addr)
1821 {
1822         struct igu_regular cmd_data = {0};
1823
1824         cmd_data.sb_id_and_flags =
1825                 ((index << IGU_REGULAR_SB_INDEX_SHIFT) |
1826                  (segment << IGU_REGULAR_SEGMENT_ACCESS_SHIFT) |
1827                  (update << IGU_REGULAR_BUPDATE_SHIFT) |
1828                  (op << IGU_REGULAR_ENABLE_INT_SHIFT));
1829
1830         REG_WR(sc, igu_addr, cmd_data.sb_id_and_flags);
1831
1832         /* Make sure that ACK is written */
1833         mb();
1834 }
1835
1836 static inline void
1837 bnx2x_hc_ack_sb(struct bnx2x_softc *sc, uint8_t sb_id, uint8_t storm,
1838                 uint16_t index, uint8_t op, uint8_t update)
1839 {
1840         uint32_t hc_addr = (HC_REG_COMMAND_REG + SC_PORT(sc) * 32 +
1841                         COMMAND_REG_INT_ACK);
1842         union igu_ack_register igu_ack;
1843
1844         igu_ack.sb.status_block_index = index;
1845         igu_ack.sb.sb_id_and_flags =
1846                 ((sb_id << IGU_ACK_REGISTER_STATUS_BLOCK_ID_SHIFT) |
1847                  (storm << IGU_ACK_REGISTER_STORM_ID_SHIFT) |
1848                  (update << IGU_ACK_REGISTER_UPDATE_INDEX_SHIFT) |
1849                  (op << IGU_ACK_REGISTER_INTERRUPT_MODE_SHIFT));
1850
1851         REG_WR(sc, hc_addr, igu_ack.raw_data);
1852
1853         /* Make sure that ACK is written */
1854         mb();
1855 }
1856
1857 static inline uint32_t
1858 bnx2x_hc_ack_int(struct bnx2x_softc *sc)
1859 {
1860         uint32_t hc_addr = (HC_REG_COMMAND_REG + SC_PORT(sc) * 32 +
1861                         COMMAND_REG_SIMD_MASK);
1862         uint32_t result = REG_RD(sc, hc_addr);
1863
1864         mb();
1865         return result;
1866 }
1867
1868 static inline uint32_t
1869 bnx2x_igu_ack_int(struct bnx2x_softc *sc)
1870 {
1871         uint32_t igu_addr = (BAR_IGU_INTMEM + IGU_REG_SISR_MDPC_WMASK_LSB_UPPER * 8);
1872         uint32_t result = REG_RD(sc, igu_addr);
1873
1874         /* PMD_PDEBUG_LOG(sc, DBG_INTR, "read 0x%08x from IGU addr 0x%x",
1875                         result, igu_addr); */
1876
1877         mb();
1878         return result;
1879 }
1880
1881 static inline uint32_t
1882 bnx2x_ack_int(struct bnx2x_softc *sc)
1883 {
1884         mb();
1885         if (sc->devinfo.int_block == INT_BLOCK_HC) {
1886                 return bnx2x_hc_ack_int(sc);
1887         } else {
1888                 return bnx2x_igu_ack_int(sc);
1889         }
1890 }
1891
1892 static inline int
1893 func_by_vn(struct bnx2x_softc *sc, int vn)
1894 {
1895     return 2 * vn + SC_PORT(sc);
1896 }
1897
1898 /*
1899  * send notification to other functions.
1900  */
1901 static inline void
1902 bnx2x_link_sync_notify(struct bnx2x_softc *sc)
1903 {
1904         int func, vn;
1905
1906         /* Set the attention towards other drivers on the same port */
1907         for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
1908                 if (vn == SC_VN(sc))
1909                         continue;
1910
1911                 func = func_by_vn(sc, vn);
1912                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_0 +
1913                                 (LINK_SYNC_ATTENTION_BIT_FUNC_0 + func) * 4, 1);
1914         }
1915 }
1916
1917 /*
1918  * Statistics ID are global per chip/path, while Client IDs for E1x
1919  * are per port.
1920  */
1921 static inline uint8_t
1922 bnx2x_stats_id(struct bnx2x_fastpath *fp)
1923 {
1924     struct bnx2x_softc *sc = fp->sc;
1925
1926     if (!CHIP_IS_E1x(sc)) {
1927         return fp->cl_id;
1928     }
1929
1930     return fp->cl_id + SC_PORT(sc) * FP_SB_MAX_E1x;
1931 }
1932
1933 int bnx2x_init(struct bnx2x_softc *sc);
1934 void bnx2x_load_firmware(struct bnx2x_softc *sc);
1935 int bnx2x_attach(struct bnx2x_softc *sc);
1936 int bnx2x_nic_unload(struct bnx2x_softc *sc, uint32_t unload_mode, uint8_t keep_link);
1937 int bnx2x_alloc_hsi_mem(struct bnx2x_softc *sc);
1938 int bnx2x_alloc_ilt_mem(struct bnx2x_softc *sc);
1939 void bnx2x_free_ilt_mem(struct bnx2x_softc *sc);
1940 void bnx2x_dump_tx_chain(struct bnx2x_fastpath * fp, int bd_prod, int count);
1941 int bnx2x_tx_encap(struct bnx2x_tx_queue *txq, struct rte_mbuf *m0);
1942 uint8_t bnx2x_txeof(struct bnx2x_softc *sc, struct bnx2x_fastpath *fp);
1943 void bnx2x_print_adapter_info(struct bnx2x_softc *sc);
1944 int bnx2x_intr_legacy(struct bnx2x_softc *sc, int scan_fp);
1945 void bnx2x_link_status_update(struct bnx2x_softc *sc);
1946 int bnx2x_complete_sp(struct bnx2x_softc *sc);
1947 int bnx2x_set_storm_rx_mode(struct bnx2x_softc *sc);
1948 void bnx2x_periodic_callout(struct bnx2x_softc *sc);
1949
1950 int bnx2x_vf_get_resources(struct bnx2x_softc *sc, uint8_t tx_count, uint8_t rx_count);
1951 void bnx2x_vf_close(struct bnx2x_softc *sc);
1952 int bnx2x_vf_init(struct bnx2x_softc *sc);
1953 void bnx2x_vf_unload(struct bnx2x_softc *sc);
1954 int bnx2x_vf_setup_queue(struct bnx2x_softc *sc, struct bnx2x_fastpath *fp,
1955         int leading);
1956 void bnx2x_free_hsi_mem(struct bnx2x_softc *sc);
1957 int bnx2x_vf_set_rx_mode(struct bnx2x_softc *sc);
1958 int bnx2x_check_bull(struct bnx2x_softc *sc);
1959
1960 //#define BNX2X_PULSE
1961
1962 #define BNX2X_PCI_CAP  1
1963 #define BNX2X_PCI_ECAP 2
1964
1965 static inline struct bnx2x_pci_cap*
1966 pci_find_cap(struct bnx2x_softc *sc, uint8_t id, uint8_t type)
1967 {
1968         struct bnx2x_pci_cap *cap = sc->pci_caps;
1969
1970         while (cap) {
1971                 if (cap->id == id && cap->type == type)
1972                         return cap;
1973                 cap = cap->next;
1974         }
1975
1976         return NULL;
1977 }
1978
1979 static inline void
1980 bnx2x_set_rx_mode(struct bnx2x_softc *sc)
1981 {
1982         if (sc->state == BNX2X_STATE_OPEN) {
1983                 if (IS_PF(sc)) {
1984                         bnx2x_set_storm_rx_mode(sc);
1985                 } else {
1986                         sc->rx_mode = BNX2X_RX_MODE_PROMISC;
1987                         bnx2x_vf_set_rx_mode(sc);
1988                 }
1989         } else {
1990                 PMD_DRV_LOG(NOTICE, sc, "Card is not ready to change mode");
1991         }
1992 }
1993
1994 static inline int pci_read(struct bnx2x_softc *sc, size_t addr,
1995                            void *val, uint8_t size)
1996 {
1997         if (rte_eal_pci_read_config(sc->pci_dev, val, size, addr) <= 0) {
1998                 PMD_DRV_LOG(ERR, sc, "Can't read from PCI config space");
1999                 return ENXIO;
2000         }
2001
2002         return 0;
2003 }
2004
2005 static inline int pci_write_word(struct bnx2x_softc *sc, size_t addr, off_t val)
2006 {
2007         uint16_t val16 = val;
2008
2009         if (rte_eal_pci_write_config(sc->pci_dev, &val16,
2010                                      sizeof(val16), addr) <= 0) {
2011                 PMD_DRV_LOG(ERR, sc, "Can't write to PCI config space");
2012                 return ENXIO;
2013         }
2014
2015         return 0;
2016 }
2017
2018 static inline int pci_write_long(struct bnx2x_softc *sc, size_t addr, off_t val)
2019 {
2020         uint32_t val32 = val;
2021         if (rte_eal_pci_write_config(sc->pci_dev, &val32,
2022                                      sizeof(val32), addr) <= 0) {
2023                 PMD_DRV_LOG(ERR, sc, "Can't write to PCI config space");
2024                 return ENXIO;
2025         }
2026
2027         return 0;
2028 }
2029
2030 #endif /* __BNX2X_H__ */