drivers/net/cxgbe/base/t4fw_interface.h

   1 /*-
   2  *   BSD LICENSE
   3  *
   4  *   Copyright(c) 2014-2017 Chelsio Communications.
   5  *   All rights reserved.
   6  *
   7  *   Redistribution and use in source and binary forms, with or without
   8  *   modification, are permitted provided that the following conditions
   9  *   are met:
  10  *
  11  *     * Redistributions of source code must retain the above copyright
  12  *       notice, this list of conditions and the following disclaimer.
  13  *     * Redistributions in binary form must reproduce the above copyright
  14  *       notice, this list of conditions and the following disclaimer in
  15  *       the documentation and/or other materials provided with the
  16  *       distribution.
  17  *     * Neither the name of Chelsio Communications nor the names of its
  18  *       contributors may be used to endorse or promote products derived
  19  *       from this software without specific prior written permission.
  20  *
  21  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  22  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  23  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  24  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  25  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  26  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  27  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  28  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  29  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  30  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  31  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #ifndef _T4FW_INTERFACE_H_
  35 #define _T4FW_INTERFACE_H_
  36
  37 /******************************************************************************
  38  *   R E T U R N   V A L U E S
  39  ********************************/
  40
  41 enum fw_retval {
  42         FW_SUCCESS              = 0,    /* completed successfully */
  43         FW_EPERM                = 1,    /* operation not permitted */
  44         FW_ENOENT               = 2,    /* no such file or directory */
  45         FW_EIO                  = 5,    /* input/output error; hw bad */
  46         FW_ENOEXEC              = 8,    /* exec format error; inv microcode */
  47         FW_EAGAIN               = 11,   /* try again */
  48         FW_ENOMEM               = 12,   /* out of memory */
  49         FW_EFAULT               = 14,   /* bad address; fw bad */
  50         FW_EBUSY                = 16,   /* resource busy */
  51         FW_EEXIST               = 17,   /* file exists */
  52         FW_ENODEV               = 19,   /* no such device */
  53         FW_EINVAL               = 22,   /* invalid argument */
  54         FW_ENOSPC               = 28,   /* no space left on device */
  55         FW_ENOSYS               = 38,   /* functionality not implemented */
  56         FW_ENODATA              = 61,   /* no data available */
  57         FW_EPROTO               = 71,   /* protocol error */
  58         FW_EADDRINUSE           = 98,   /* address already in use */
  59         FW_EADDRNOTAVAIL        = 99,   /* cannot assigned requested address */
  60         FW_ENETDOWN             = 100,  /* network is down */
  61         FW_ENETUNREACH          = 101,  /* network is unreachable */
  62         FW_ENOBUFS              = 105,  /* no buffer space available */
  63         FW_ETIMEDOUT            = 110,  /* timeout */
  64         FW_EINPROGRESS          = 115,  /* fw internal */
  65 };
  66
  67 /******************************************************************************
  68  *   M E M O R Y   T Y P E s
  69  ******************************/
  70
  71 enum fw_memtype {
  72         FW_MEMTYPE_EDC0         = 0x0,
  73         FW_MEMTYPE_EDC1         = 0x1,
  74         FW_MEMTYPE_EXTMEM       = 0x2,
  75         FW_MEMTYPE_FLASH        = 0x4,
  76         FW_MEMTYPE_INTERNAL     = 0x5,
  77         FW_MEMTYPE_EXTMEM1      = 0x6,
  78 };
  79
  80 /******************************************************************************
  81  *   W O R K   R E Q U E S T s
  82  ********************************/
  83
  84 enum fw_wr_opcodes {
  85         FW_ETH_TX_PKT_WR        = 0x08,
  86         FW_ETH_TX_PKTS_WR       = 0x09,
  87         FW_ETH_TX_PKTS2_WR      = 0x78,
  88 };
  89
  90 /*
  91  * Generic work request header flit0
  92  */
  93 struct fw_wr_hdr {
  94         __be32 hi;
  95         __be32 lo;
  96 };
  97
  98 /* work request opcode (hi)
  99  */
 100 #define S_FW_WR_OP              24
 101 #define M_FW_WR_OP              0xff
 102 #define V_FW_WR_OP(x)           ((x) << S_FW_WR_OP)
 103 #define G_FW_WR_OP(x)           (((x) >> S_FW_WR_OP) & M_FW_WR_OP)
 104
 105 /* work request immediate data length (hi)
 106  */
 107 #define S_FW_WR_IMMDLEN 0
 108 #define M_FW_WR_IMMDLEN 0xff
 109 #define V_FW_WR_IMMDLEN(x)      ((x) << S_FW_WR_IMMDLEN)
 110 #define G_FW_WR_IMMDLEN(x)      \
 111         (((x) >> S_FW_WR_IMMDLEN) & M_FW_WR_IMMDLEN)
 112
 113 /* egress queue status update to egress queue status entry (lo)
 114  */
 115 #define S_FW_WR_EQUEQ           30
 116 #define M_FW_WR_EQUEQ           0x1
 117 #define V_FW_WR_EQUEQ(x)        ((x) << S_FW_WR_EQUEQ)
 118 #define G_FW_WR_EQUEQ(x)        (((x) >> S_FW_WR_EQUEQ) & M_FW_WR_EQUEQ)
 119 #define F_FW_WR_EQUEQ           V_FW_WR_EQUEQ(1U)
 120
 121 /* length in units of 16-bytes (lo)
 122  */
 123 #define S_FW_WR_LEN16           0
 124 #define M_FW_WR_LEN16           0xff
 125 #define V_FW_WR_LEN16(x)        ((x) << S_FW_WR_LEN16)
 126 #define G_FW_WR_LEN16(x)        (((x) >> S_FW_WR_LEN16) & M_FW_WR_LEN16)
 127
 128 struct fw_eth_tx_pkt_wr {
 129         __be32 op_immdlen;
 130         __be32 equiq_to_len16;
 131         __be64 r3;
 132 };
 133
 134 #define S_FW_ETH_TX_PKT_WR_IMMDLEN      0
 135 #define M_FW_ETH_TX_PKT_WR_IMMDLEN      0x1ff
 136 #define V_FW_ETH_TX_PKT_WR_IMMDLEN(x)   ((x) << S_FW_ETH_TX_PKT_WR_IMMDLEN)
 137 #define G_FW_ETH_TX_PKT_WR_IMMDLEN(x)   \
 138         (((x) >> S_FW_ETH_TX_PKT_WR_IMMDLEN) & M_FW_ETH_TX_PKT_WR_IMMDLEN)
 139
 140 struct fw_eth_tx_pkts_wr {
 141         __be32 op_pkd;
 142         __be32 equiq_to_len16;
 143         __be32 r3;
 144         __be16 plen;
 145         __u8   npkt;
 146         __u8   type;
 147 };
 148
 149 /******************************************************************************
 150  *  C O M M A N D s
 151  *********************/
 152
 153 /*
 154  * The maximum length of time, in miliseconds, that we expect any firmware
 155  * command to take to execute and return a reply to the host.  The RESET
 156  * and INITIALIZE commands can take a fair amount of time to execute but
 157  * most execute in far less time than this maximum.  This constant is used
 158  * by host software to determine how long to wait for a firmware command
 159  * reply before declaring the firmware as dead/unreachable ...
 160  */
 161 #define FW_CMD_MAX_TIMEOUT      10000
 162
 163 /*
 164  * If a host driver does a HELLO and discovers that there's already a MASTER
 165  * selected, we may have to wait for that MASTER to finish issuing RESET,
 166  * configuration and INITIALIZE commands.  Also, there's a possibility that
 167  * our own HELLO may get lost if it happens right as the MASTER is issuign a
 168  * RESET command, so we need to be willing to make a few retries of our HELLO.
 169  */
 170 #define FW_CMD_HELLO_TIMEOUT    (3 * FW_CMD_MAX_TIMEOUT)
 171 #define FW_CMD_HELLO_RETRIES    3
 172
 173 enum fw_cmd_opcodes {
 174         FW_RESET_CMD                   = 0x03,
 175         FW_HELLO_CMD                   = 0x04,
 176         FW_BYE_CMD                     = 0x05,
 177         FW_INITIALIZE_CMD              = 0x06,
 178         FW_CAPS_CONFIG_CMD             = 0x07,
 179         FW_PARAMS_CMD                  = 0x08,
 180         FW_IQ_CMD                      = 0x10,
 181         FW_EQ_ETH_CMD                  = 0x12,
 182         FW_VI_CMD                      = 0x14,
 183         FW_VI_MAC_CMD                  = 0x15,
 184         FW_VI_RXMODE_CMD               = 0x16,
 185         FW_VI_ENABLE_CMD               = 0x17,
 186         FW_PORT_CMD                    = 0x1b,
 187         FW_RSS_IND_TBL_CMD             = 0x20,
 188         FW_RSS_VI_CONFIG_CMD           = 0x23,
 189         FW_DEBUG_CMD                   = 0x81,
 190 };
 191
 192 /*
 193  * Generic command header flit0
 194  */
 195 struct fw_cmd_hdr {
 196         __be32 hi;
 197         __be32 lo;
 198 };
 199
 200 #define S_FW_CMD_OP             24
 201 #define M_FW_CMD_OP             0xff
 202 #define V_FW_CMD_OP(x)          ((x) << S_FW_CMD_OP)
 203 #define G_FW_CMD_OP(x)          (((x) >> S_FW_CMD_OP) & M_FW_CMD_OP)
 204
 205 #define S_FW_CMD_REQUEST        23
 206 #define M_FW_CMD_REQUEST        0x1
 207 #define V_FW_CMD_REQUEST(x)     ((x) << S_FW_CMD_REQUEST)
 208 #define G_FW_CMD_REQUEST(x)     (((x) >> S_FW_CMD_REQUEST) & M_FW_CMD_REQUEST)
 209 #define F_FW_CMD_REQUEST        V_FW_CMD_REQUEST(1U)
 210
 211 #define S_FW_CMD_READ           22
 212 #define M_FW_CMD_READ           0x1
 213 #define V_FW_CMD_READ(x)        ((x) << S_FW_CMD_READ)
 214 #define G_FW_CMD_READ(x)        (((x) >> S_FW_CMD_READ) & M_FW_CMD_READ)
 215 #define F_FW_CMD_READ           V_FW_CMD_READ(1U)
 216
 217 #define S_FW_CMD_WRITE          21
 218 #define M_FW_CMD_WRITE          0x1
 219 #define V_FW_CMD_WRITE(x)       ((x) << S_FW_CMD_WRITE)
 220 #define G_FW_CMD_WRITE(x)       (((x) >> S_FW_CMD_WRITE) & M_FW_CMD_WRITE)
 221 #define F_FW_CMD_WRITE          V_FW_CMD_WRITE(1U)
 222
 223 #define S_FW_CMD_EXEC           20
 224 #define M_FW_CMD_EXEC           0x1
 225 #define V_FW_CMD_EXEC(x)        ((x) << S_FW_CMD_EXEC)
 226 #define G_FW_CMD_EXEC(x)        (((x) >> S_FW_CMD_EXEC) & M_FW_CMD_EXEC)
 227 #define F_FW_CMD_EXEC           V_FW_CMD_EXEC(1U)
 228
 229 #define S_FW_CMD_RETVAL         8
 230 #define M_FW_CMD_RETVAL         0xff
 231 #define V_FW_CMD_RETVAL(x)      ((x) << S_FW_CMD_RETVAL)
 232 #define G_FW_CMD_RETVAL(x)      (((x) >> S_FW_CMD_RETVAL) & M_FW_CMD_RETVAL)
 233
 234 #define S_FW_CMD_LEN16          0
 235 #define M_FW_CMD_LEN16          0xff
 236 #define V_FW_CMD_LEN16(x)       ((x) << S_FW_CMD_LEN16)
 237 #define G_FW_CMD_LEN16(x)       (((x) >> S_FW_CMD_LEN16) & M_FW_CMD_LEN16)
 238
 239 #define FW_LEN16(fw_struct) V_FW_CMD_LEN16(sizeof(fw_struct) / 16)
 240
 241 struct fw_reset_cmd {
 242         __be32 op_to_write;
 243         __be32 retval_len16;
 244         __be32 val;
 245         __be32 halt_pkd;
 246 };
 247
 248 #define S_FW_RESET_CMD_HALT     31
 249 #define M_FW_RESET_CMD_HALT     0x1
 250 #define V_FW_RESET_CMD_HALT(x)  ((x) << S_FW_RESET_CMD_HALT)
 251 #define G_FW_RESET_CMD_HALT(x)  \
 252         (((x) >> S_FW_RESET_CMD_HALT) & M_FW_RESET_CMD_HALT)
 253 #define F_FW_RESET_CMD_HALT     V_FW_RESET_CMD_HALT(1U)
 254
 255 enum {
 256         FW_HELLO_CMD_STAGE_OS           = 0,
 257 };
 258
 259 struct fw_hello_cmd {
 260         __be32 op_to_write;
 261         __be32 retval_len16;
 262         __be32 err_to_clearinit;
 263         __be32 fwrev;
 264 };
 265
 266 #define S_FW_HELLO_CMD_ERR      31
 267 #define M_FW_HELLO_CMD_ERR      0x1
 268 #define V_FW_HELLO_CMD_ERR(x)   ((x) << S_FW_HELLO_CMD_ERR)
 269 #define G_FW_HELLO_CMD_ERR(x)   \
 270         (((x) >> S_FW_HELLO_CMD_ERR) & M_FW_HELLO_CMD_ERR)
 271 #define F_FW_HELLO_CMD_ERR      V_FW_HELLO_CMD_ERR(1U)
 272
 273 #define S_FW_HELLO_CMD_INIT     30
 274 #define M_FW_HELLO_CMD_INIT     0x1
 275 #define V_FW_HELLO_CMD_INIT(x)  ((x) << S_FW_HELLO_CMD_INIT)
 276 #define G_FW_HELLO_CMD_INIT(x)  \
 277         (((x) >> S_FW_HELLO_CMD_INIT) & M_FW_HELLO_CMD_INIT)
 278 #define F_FW_HELLO_CMD_INIT     V_FW_HELLO_CMD_INIT(1U)
 279
 280 #define S_FW_HELLO_CMD_MASTERDIS        29
 281 #define M_FW_HELLO_CMD_MASTERDIS        0x1
 282 #define V_FW_HELLO_CMD_MASTERDIS(x)     ((x) << S_FW_HELLO_CMD_MASTERDIS)
 283 #define G_FW_HELLO_CMD_MASTERDIS(x)     \
 284         (((x) >> S_FW_HELLO_CMD_MASTERDIS) & M_FW_HELLO_CMD_MASTERDIS)
 285 #define F_FW_HELLO_CMD_MASTERDIS        V_FW_HELLO_CMD_MASTERDIS(1U)
 286
 287 #define S_FW_HELLO_CMD_MASTERFORCE      28
 288 #define M_FW_HELLO_CMD_MASTERFORCE      0x1
 289 #define V_FW_HELLO_CMD_MASTERFORCE(x)   ((x) << S_FW_HELLO_CMD_MASTERFORCE)
 290 #define G_FW_HELLO_CMD_MASTERFORCE(x)   \
 291         (((x) >> S_FW_HELLO_CMD_MASTERFORCE) & M_FW_HELLO_CMD_MASTERFORCE)
 292 #define F_FW_HELLO_CMD_MASTERFORCE      V_FW_HELLO_CMD_MASTERFORCE(1U)
 293
 294 #define S_FW_HELLO_CMD_MBMASTER         24
 295 #define M_FW_HELLO_CMD_MBMASTER         0xf
 296 #define V_FW_HELLO_CMD_MBMASTER(x)      ((x) << S_FW_HELLO_CMD_MBMASTER)
 297 #define G_FW_HELLO_CMD_MBMASTER(x)      \
 298         (((x) >> S_FW_HELLO_CMD_MBMASTER) & M_FW_HELLO_CMD_MBMASTER)
 299
 300 #define S_FW_HELLO_CMD_MBASYNCNOT       20
 301 #define M_FW_HELLO_CMD_MBASYNCNOT       0x7
 302 #define V_FW_HELLO_CMD_MBASYNCNOT(x)    ((x) << S_FW_HELLO_CMD_MBASYNCNOT)
 303 #define G_FW_HELLO_CMD_MBASYNCNOT(x)    \
 304         (((x) >> S_FW_HELLO_CMD_MBASYNCNOT) & M_FW_HELLO_CMD_MBASYNCNOT)
 305
 306 #define S_FW_HELLO_CMD_STAGE    17
 307 #define M_FW_HELLO_CMD_STAGE    0x7
 308 #define V_FW_HELLO_CMD_STAGE(x) ((x) << S_FW_HELLO_CMD_STAGE)
 309 #define G_FW_HELLO_CMD_STAGE(x) \
 310         (((x) >> S_FW_HELLO_CMD_STAGE) & M_FW_HELLO_CMD_STAGE)
 311
 312 #define S_FW_HELLO_CMD_CLEARINIT        16
 313 #define M_FW_HELLO_CMD_CLEARINIT        0x1
 314 #define V_FW_HELLO_CMD_CLEARINIT(x)     ((x) << S_FW_HELLO_CMD_CLEARINIT)
 315 #define G_FW_HELLO_CMD_CLEARINIT(x)     \
 316         (((x) >> S_FW_HELLO_CMD_CLEARINIT) & M_FW_HELLO_CMD_CLEARINIT)
 317 #define F_FW_HELLO_CMD_CLEARINIT        V_FW_HELLO_CMD_CLEARINIT(1U)
 318
 319 struct fw_bye_cmd {
 320         __be32 op_to_write;
 321         __be32 retval_len16;
 322         __be64 r3;
 323 };
 324
 325 struct fw_initialize_cmd {
 326         __be32 op_to_write;
 327         __be32 retval_len16;
 328         __be64 r3;
 329 };
 330
 331 enum fw_caps_config_nic {
 332         FW_CAPS_CONFIG_NIC_HASHFILTER   = 0x00000020,
 333         FW_CAPS_CONFIG_NIC_ETHOFLD      = 0x00000040,
 334 };
 335
 336 enum fw_memtype_cf {
 337         FW_MEMTYPE_CF_FLASH             = FW_MEMTYPE_FLASH,
 338 };
 339
 340 struct fw_caps_config_cmd {
 341         __be32 op_to_write;
 342         __be32 cfvalid_to_len16;
 343         __be32 r2;
 344         __be32 hwmbitmap;
 345         __be16 nbmcaps;
 346         __be16 linkcaps;
 347         __be16 switchcaps;
 348         __be16 r3;
 349         __be16 niccaps;
 350         __be16 toecaps;
 351         __be16 rdmacaps;
 352         __be16 r4;
 353         __be16 iscsicaps;
 354         __be16 fcoecaps;
 355         __be32 cfcsum;
 356         __be32 finiver;
 357         __be32 finicsum;
 358 };
 359
 360 #define S_FW_CAPS_CONFIG_CMD_CFVALID    27
 361 #define M_FW_CAPS_CONFIG_CMD_CFVALID    0x1
 362 #define V_FW_CAPS_CONFIG_CMD_CFVALID(x) ((x) << S_FW_CAPS_CONFIG_CMD_CFVALID)
 363 #define G_FW_CAPS_CONFIG_CMD_CFVALID(x) \
 364         (((x) >> S_FW_CAPS_CONFIG_CMD_CFVALID) & M_FW_CAPS_CONFIG_CMD_CFVALID)
 365 #define F_FW_CAPS_CONFIG_CMD_CFVALID    V_FW_CAPS_CONFIG_CMD_CFVALID(1U)
 366
 367 #define S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF         24
 368 #define M_FW_CAPS_CONFIG_CMD_MEMTYPE_CF         0x7
 369 #define V_FW_CAPS_CONFIG_CMD_MEMTYPE_CF(x)      \
 370         ((x) << S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF)
 371 #define G_FW_CAPS_CONFIG_CMD_MEMTYPE_CF(x)      \
 372         (((x) >> S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF) & \
 373          M_FW_CAPS_CONFIG_CMD_MEMTYPE_CF)
 374
 375 #define S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF      16
 376 #define M_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF      0xff
 377 #define V_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF(x)   \
 378         ((x) << S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF)
 379 #define G_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF(x)   \
 380         (((x) >> S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF) & \
 381          M_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF)
 382
 383 /*
 384  * params command mnemonics
 385  */
 386 enum fw_params_mnem {
 387         FW_PARAMS_MNEM_DEV              = 1,    /* device params */
 388         FW_PARAMS_MNEM_PFVF             = 2,    /* function params */
 389         FW_PARAMS_MNEM_DMAQ             = 4,    /* dma queue params */
 390 };
 391
 392 /*
 393  * device parameters
 394  */
 395 enum fw_params_param_dev {
 396         FW_PARAMS_PARAM_DEV_CCLK        = 0x00, /* chip core clock in khz */
 397         FW_PARAMS_PARAM_DEV_PORTVEC     = 0x01, /* the port vector */
 398         FW_PARAMS_PARAM_DEV_ULPTX_MEMWRITE_DSGL = 0x17,
 399 };
 400
 401 /*
 402  * physical and virtual function parameters
 403  */
 404 enum fw_params_param_pfvf {
 405         FW_PARAMS_PARAM_PFVF_CPLFW4MSG_ENCAP = 0x31
 406 };
 407
 408 /*
 409  * dma queue parameters
 410  */
 411 enum fw_params_param_dmaq {
 412         FW_PARAMS_PARAM_DMAQ_IQ_INTCNTTHRESH = 0x01,
 413         FW_PARAMS_PARAM_DMAQ_CONM_CTXT = 0x20,
 414 };
 415
 416 #define S_FW_PARAMS_MNEM        24
 417 #define M_FW_PARAMS_MNEM        0xff
 418 #define V_FW_PARAMS_MNEM(x)     ((x) << S_FW_PARAMS_MNEM)
 419 #define G_FW_PARAMS_MNEM(x)     \
 420         (((x) >> S_FW_PARAMS_MNEM) & M_FW_PARAMS_MNEM)
 421
 422 #define S_FW_PARAMS_PARAM_X     16
 423 #define M_FW_PARAMS_PARAM_X     0xff
 424 #define V_FW_PARAMS_PARAM_X(x) ((x) << S_FW_PARAMS_PARAM_X)
 425 #define G_FW_PARAMS_PARAM_X(x) \
 426         (((x) >> S_FW_PARAMS_PARAM_X) & M_FW_PARAMS_PARAM_X)
 427
 428 #define S_FW_PARAMS_PARAM_Y     8
 429 #define M_FW_PARAMS_PARAM_Y     0xff
 430 #define V_FW_PARAMS_PARAM_Y(x) ((x) << S_FW_PARAMS_PARAM_Y)
 431 #define G_FW_PARAMS_PARAM_Y(x) \
 432         (((x) >> S_FW_PARAMS_PARAM_Y) & M_FW_PARAMS_PARAM_Y)
 433
 434 #define S_FW_PARAMS_PARAM_Z     0
 435 #define M_FW_PARAMS_PARAM_Z     0xff
 436 #define V_FW_PARAMS_PARAM_Z(x) ((x) << S_FW_PARAMS_PARAM_Z)
 437 #define G_FW_PARAMS_PARAM_Z(x) \
 438         (((x) >> S_FW_PARAMS_PARAM_Z) & M_FW_PARAMS_PARAM_Z)
 439
 440 #define S_FW_PARAMS_PARAM_YZ    0
 441 #define M_FW_PARAMS_PARAM_YZ    0xffff
 442 #define V_FW_PARAMS_PARAM_YZ(x) ((x) << S_FW_PARAMS_PARAM_YZ)
 443 #define G_FW_PARAMS_PARAM_YZ(x) \
 444         (((x) >> S_FW_PARAMS_PARAM_YZ) & M_FW_PARAMS_PARAM_YZ)
 445
 446 struct fw_params_cmd {
 447         __be32 op_to_vfn;
 448         __be32 retval_len16;
 449         struct fw_params_param {
 450                 __be32 mnem;
 451                 __be32 val;
 452         } param[7];
 453 };
 454
 455 #define S_FW_PARAMS_CMD_PFN     8
 456 #define M_FW_PARAMS_CMD_PFN     0x7
 457 #define V_FW_PARAMS_CMD_PFN(x)  ((x) << S_FW_PARAMS_CMD_PFN)
 458 #define G_FW_PARAMS_CMD_PFN(x)  \
 459         (((x) >> S_FW_PARAMS_CMD_PFN) & M_FW_PARAMS_CMD_PFN)
 460
 461 #define S_FW_PARAMS_CMD_VFN     0
 462 #define M_FW_PARAMS_CMD_VFN     0xff
 463 #define V_FW_PARAMS_CMD_VFN(x)  ((x) << S_FW_PARAMS_CMD_VFN)
 464 #define G_FW_PARAMS_CMD_VFN(x)  \
 465         (((x) >> S_FW_PARAMS_CMD_VFN) & M_FW_PARAMS_CMD_VFN)
 466
 467 /*
 468  * ingress queue type; the first 1K ingress queues can have associated 0,
 469  * 1 or 2 free lists and an interrupt, all other ingress queues lack these
 470  * capabilities
 471  */
 472 enum fw_iq_type {
 473         FW_IQ_TYPE_FL_INT_CAP,
 474 };
 475
 476 enum fw_iq_iqtype {
 477         FW_IQ_IQTYPE_NIC = 1,
 478         FW_IQ_IQTYPE_OFLD,
 479 };
 480
 481 struct fw_iq_cmd {
 482         __be32 op_to_vfn;
 483         __be32 alloc_to_len16;
 484         __be16 physiqid;
 485         __be16 iqid;
 486         __be16 fl0id;
 487         __be16 fl1id;
 488         __be32 type_to_iqandstindex;
 489         __be16 iqdroprss_to_iqesize;
 490         __be16 iqsize;
 491         __be64 iqaddr;
 492         __be32 iqns_to_fl0congen;
 493         __be16 fl0dcaen_to_fl0cidxfthresh;
 494         __be16 fl0size;
 495         __be64 fl0addr;
 496         __be32 fl1cngchmap_to_fl1congen;
 497         __be16 fl1dcaen_to_fl1cidxfthresh;
 498         __be16 fl1size;
 499         __be64 fl1addr;
 500 };
 501
 502 #define S_FW_IQ_CMD_PFN         8
 503 #define M_FW_IQ_CMD_PFN         0x7
 504 #define V_FW_IQ_CMD_PFN(x)      ((x) << S_FW_IQ_CMD_PFN)
 505 #define G_FW_IQ_CMD_PFN(x)      (((x) >> S_FW_IQ_CMD_PFN) & M_FW_IQ_CMD_PFN)
 506
 507 #define S_FW_IQ_CMD_VFN         0
 508 #define M_FW_IQ_CMD_VFN         0xff
 509 #define V_FW_IQ_CMD_VFN(x)      ((x) << S_FW_IQ_CMD_VFN)
 510 #define G_FW_IQ_CMD_VFN(x)      (((x) >> S_FW_IQ_CMD_VFN) & M_FW_IQ_CMD_VFN)
 511
 512 #define S_FW_IQ_CMD_ALLOC       31
 513 #define M_FW_IQ_CMD_ALLOC       0x1
 514 #define V_FW_IQ_CMD_ALLOC(x)    ((x) << S_FW_IQ_CMD_ALLOC)
 515 #define G_FW_IQ_CMD_ALLOC(x)    \
 516         (((x) >> S_FW_IQ_CMD_ALLOC) & M_FW_IQ_CMD_ALLOC)
 517 #define F_FW_IQ_CMD_ALLOC       V_FW_IQ_CMD_ALLOC(1U)
 518
 519 #define S_FW_IQ_CMD_FREE        30
 520 #define M_FW_IQ_CMD_FREE        0x1
 521 #define V_FW_IQ_CMD_FREE(x)     ((x) << S_FW_IQ_CMD_FREE)
 522 #define G_FW_IQ_CMD_FREE(x)     (((x) >> S_FW_IQ_CMD_FREE) & M_FW_IQ_CMD_FREE)
 523 #define F_FW_IQ_CMD_FREE        V_FW_IQ_CMD_FREE(1U)
 524
 525 #define S_FW_IQ_CMD_IQSTART     28
 526 #define M_FW_IQ_CMD_IQSTART     0x1
 527 #define V_FW_IQ_CMD_IQSTART(x)  ((x) << S_FW_IQ_CMD_IQSTART)
 528 #define G_FW_IQ_CMD_IQSTART(x)  \
 529         (((x) >> S_FW_IQ_CMD_IQSTART) & M_FW_IQ_CMD_IQSTART)
 530 #define F_FW_IQ_CMD_IQSTART     V_FW_IQ_CMD_IQSTART(1U)
 531
 532 #define S_FW_IQ_CMD_IQSTOP      27
 533 #define M_FW_IQ_CMD_IQSTOP      0x1
 534 #define V_FW_IQ_CMD_IQSTOP(x)   ((x) << S_FW_IQ_CMD_IQSTOP)
 535 #define G_FW_IQ_CMD_IQSTOP(x)   \
 536         (((x) >> S_FW_IQ_CMD_IQSTOP) & M_FW_IQ_CMD_IQSTOP)
 537 #define F_FW_IQ_CMD_IQSTOP      V_FW_IQ_CMD_IQSTOP(1U)
 538
 539 #define S_FW_IQ_CMD_TYPE        29
 540 #define M_FW_IQ_CMD_TYPE        0x7
 541 #define V_FW_IQ_CMD_TYPE(x)     ((x) << S_FW_IQ_CMD_TYPE)
 542 #define G_FW_IQ_CMD_TYPE(x)     (((x) >> S_FW_IQ_CMD_TYPE) & M_FW_IQ_CMD_TYPE)
 543
 544 #define S_FW_IQ_CMD_IQASYNCH    28
 545 #define M_FW_IQ_CMD_IQASYNCH    0x1
 546 #define V_FW_IQ_CMD_IQASYNCH(x) ((x) << S_FW_IQ_CMD_IQASYNCH)
 547 #define G_FW_IQ_CMD_IQASYNCH(x) \
 548         (((x) >> S_FW_IQ_CMD_IQASYNCH) & M_FW_IQ_CMD_IQASYNCH)
 549 #define F_FW_IQ_CMD_IQASYNCH    V_FW_IQ_CMD_IQASYNCH(1U)
 550
 551 #define S_FW_IQ_CMD_VIID        16
 552 #define M_FW_IQ_CMD_VIID        0xfff
 553 #define V_FW_IQ_CMD_VIID(x)     ((x) << S_FW_IQ_CMD_VIID)
 554 #define G_FW_IQ_CMD_VIID(x)     (((x) >> S_FW_IQ_CMD_VIID) & M_FW_IQ_CMD_VIID)
 555
 556 #define S_FW_IQ_CMD_IQANDST     15
 557 #define M_FW_IQ_CMD_IQANDST     0x1
 558 #define V_FW_IQ_CMD_IQANDST(x)  ((x) << S_FW_IQ_CMD_IQANDST)
 559 #define G_FW_IQ_CMD_IQANDST(x)  \
 560         (((x) >> S_FW_IQ_CMD_IQANDST) & M_FW_IQ_CMD_IQANDST)
 561 #define F_FW_IQ_CMD_IQANDST     V_FW_IQ_CMD_IQANDST(1U)
 562
 563 #define S_FW_IQ_CMD_IQANUD      12
 564 #define M_FW_IQ_CMD_IQANUD      0x3
 565 #define V_FW_IQ_CMD_IQANUD(x)   ((x) << S_FW_IQ_CMD_IQANUD)
 566 #define G_FW_IQ_CMD_IQANUD(x)   \
 567         (((x) >> S_FW_IQ_CMD_IQANUD) & M_FW_IQ_CMD_IQANUD)
 568
 569 #define S_FW_IQ_CMD_IQANDSTINDEX        0
 570 #define M_FW_IQ_CMD_IQANDSTINDEX        0xfff
 571 #define V_FW_IQ_CMD_IQANDSTINDEX(x)     ((x) << S_FW_IQ_CMD_IQANDSTINDEX)
 572 #define G_FW_IQ_CMD_IQANDSTINDEX(x)     \
 573         (((x) >> S_FW_IQ_CMD_IQANDSTINDEX) & M_FW_IQ_CMD_IQANDSTINDEX)
 574
 575 #define S_FW_IQ_CMD_IQGTSMODE           14
 576 #define M_FW_IQ_CMD_IQGTSMODE           0x1
 577 #define V_FW_IQ_CMD_IQGTSMODE(x)        ((x) << S_FW_IQ_CMD_IQGTSMODE)
 578 #define G_FW_IQ_CMD_IQGTSMODE(x)        \
 579         (((x) >> S_FW_IQ_CMD_IQGTSMODE) & M_FW_IQ_CMD_IQGTSMODE)
 580 #define F_FW_IQ_CMD_IQGTSMODE   V_FW_IQ_CMD_IQGTSMODE(1U)
 581
 582 #define S_FW_IQ_CMD_IQPCIECH    12
 583 #define M_FW_IQ_CMD_IQPCIECH    0x3
 584 #define V_FW_IQ_CMD_IQPCIECH(x) ((x) << S_FW_IQ_CMD_IQPCIECH)
 585 #define G_FW_IQ_CMD_IQPCIECH(x) \
 586         (((x) >> S_FW_IQ_CMD_IQPCIECH) & M_FW_IQ_CMD_IQPCIECH)
 587
 588 #define S_FW_IQ_CMD_IQINTCNTTHRESH      4
 589 #define M_FW_IQ_CMD_IQINTCNTTHRESH      0x3
 590 #define V_FW_IQ_CMD_IQINTCNTTHRESH(x)   ((x) << S_FW_IQ_CMD_IQINTCNTTHRESH)
 591 #define G_FW_IQ_CMD_IQINTCNTTHRESH(x)   \
 592         (((x) >> S_FW_IQ_CMD_IQINTCNTTHRESH) & M_FW_IQ_CMD_IQINTCNTTHRESH)
 593
 594 #define S_FW_IQ_CMD_IQESIZE     0
 595 #define M_FW_IQ_CMD_IQESIZE     0x3
 596 #define V_FW_IQ_CMD_IQESIZE(x)  ((x) << S_FW_IQ_CMD_IQESIZE)
 597 #define G_FW_IQ_CMD_IQESIZE(x)  \
 598         (((x) >> S_FW_IQ_CMD_IQESIZE) & M_FW_IQ_CMD_IQESIZE)
 599
 600 #define S_FW_IQ_CMD_IQRO                30
 601 #define M_FW_IQ_CMD_IQRO                0x1
 602 #define V_FW_IQ_CMD_IQRO(x)             ((x) << S_FW_IQ_CMD_IQRO)
 603 #define G_FW_IQ_CMD_IQRO(x)             \
 604         (((x) >> S_FW_IQ_CMD_IQRO) & M_FW_IQ_CMD_IQRO)
 605 #define F_FW_IQ_CMD_IQRO                V_FW_IQ_CMD_IQRO(1U)
 606
 607 #define S_FW_IQ_CMD_IQFLINTCONGEN       27
 608 #define M_FW_IQ_CMD_IQFLINTCONGEN       0x1
 609 #define V_FW_IQ_CMD_IQFLINTCONGEN(x)    ((x) << S_FW_IQ_CMD_IQFLINTCONGEN)
 610 #define G_FW_IQ_CMD_IQFLINTCONGEN(x)    \
 611         (((x) >> S_FW_IQ_CMD_IQFLINTCONGEN) & M_FW_IQ_CMD_IQFLINTCONGEN)
 612 #define F_FW_IQ_CMD_IQFLINTCONGEN       V_FW_IQ_CMD_IQFLINTCONGEN(1U)
 613
 614 #define S_FW_IQ_CMD_IQTYPE      24
 615 #define V_FW_IQ_CMD_IQTYPE(x)   ((x) << S_FW_IQ_CMD_IQTYPE)
 616
 617 #define S_FW_IQ_CMD_FL0CNGCHMAP         20
 618 #define M_FW_IQ_CMD_FL0CNGCHMAP         0xf
 619 #define V_FW_IQ_CMD_FL0CNGCHMAP(x)      ((x) << S_FW_IQ_CMD_FL0CNGCHMAP)
 620 #define G_FW_IQ_CMD_FL0CNGCHMAP(x)      \
 621         (((x) >> S_FW_IQ_CMD_FL0CNGCHMAP) & M_FW_IQ_CMD_FL0CNGCHMAP)
 622
 623 #define S_FW_IQ_CMD_FL0DATARO           12
 624 #define M_FW_IQ_CMD_FL0DATARO           0x1
 625 #define V_FW_IQ_CMD_FL0DATARO(x)        ((x) << S_FW_IQ_CMD_FL0DATARO)
 626 #define G_FW_IQ_CMD_FL0DATARO(x)        \
 627         (((x) >> S_FW_IQ_CMD_FL0DATARO) & M_FW_IQ_CMD_FL0DATARO)
 628 #define F_FW_IQ_CMD_FL0DATARO   V_FW_IQ_CMD_FL0DATARO(1U)
 629
 630 #define S_FW_IQ_CMD_FL0CONGCIF          11
 631 #define M_FW_IQ_CMD_FL0CONGCIF          0x1
 632 #define V_FW_IQ_CMD_FL0CONGCIF(x)       ((x) << S_FW_IQ_CMD_FL0CONGCIF)
 633 #define G_FW_IQ_CMD_FL0CONGCIF(x)       \
 634         (((x) >> S_FW_IQ_CMD_FL0CONGCIF) & M_FW_IQ_CMD_FL0CONGCIF)
 635 #define F_FW_IQ_CMD_FL0CONGCIF  V_FW_IQ_CMD_FL0CONGCIF(1U)
 636
 637 #define S_FW_IQ_CMD_FL0FETCHRO          6
 638 #define M_FW_IQ_CMD_FL0FETCHRO          0x1
 639 #define V_FW_IQ_CMD_FL0FETCHRO(x)       ((x) << S_FW_IQ_CMD_FL0FETCHRO)
 640 #define G_FW_IQ_CMD_FL0FETCHRO(x)       \
 641         (((x) >> S_FW_IQ_CMD_FL0FETCHRO) & M_FW_IQ_CMD_FL0FETCHRO)
 642 #define F_FW_IQ_CMD_FL0FETCHRO  V_FW_IQ_CMD_FL0FETCHRO(1U)
 643
 644 #define S_FW_IQ_CMD_FL0HOSTFCMODE       4
 645 #define M_FW_IQ_CMD_FL0HOSTFCMODE       0x3
 646 #define V_FW_IQ_CMD_FL0HOSTFCMODE(x)    ((x) << S_FW_IQ_CMD_FL0HOSTFCMODE)
 647 #define G_FW_IQ_CMD_FL0HOSTFCMODE(x)    \
 648         (((x) >> S_FW_IQ_CMD_FL0HOSTFCMODE) & M_FW_IQ_CMD_FL0HOSTFCMODE)
 649
 650 #define S_FW_IQ_CMD_FL0PADEN    2
 651 #define M_FW_IQ_CMD_FL0PADEN    0x1
 652 #define V_FW_IQ_CMD_FL0PADEN(x) ((x) << S_FW_IQ_CMD_FL0PADEN)
 653 #define G_FW_IQ_CMD_FL0PADEN(x) \
 654         (((x) >> S_FW_IQ_CMD_FL0PADEN) & M_FW_IQ_CMD_FL0PADEN)
 655 #define F_FW_IQ_CMD_FL0PADEN    V_FW_IQ_CMD_FL0PADEN(1U)
 656
 657 #define S_FW_IQ_CMD_FL0PACKEN           1
 658 #define M_FW_IQ_CMD_FL0PACKEN           0x1
 659 #define V_FW_IQ_CMD_FL0PACKEN(x)        ((x) << S_FW_IQ_CMD_FL0PACKEN)
 660 #define G_FW_IQ_CMD_FL0PACKEN(x)        \
 661         (((x) >> S_FW_IQ_CMD_FL0PACKEN) & M_FW_IQ_CMD_FL0PACKEN)
 662 #define F_FW_IQ_CMD_FL0PACKEN   V_FW_IQ_CMD_FL0PACKEN(1U)
 663
 664 #define S_FW_IQ_CMD_FL0CONGEN           0
 665 #define M_FW_IQ_CMD_FL0CONGEN           0x1
 666 #define V_FW_IQ_CMD_FL0CONGEN(x)        ((x) << S_FW_IQ_CMD_FL0CONGEN)
 667 #define G_FW_IQ_CMD_FL0CONGEN(x)        \
 668         (((x) >> S_FW_IQ_CMD_FL0CONGEN) & M_FW_IQ_CMD_FL0CONGEN)
 669 #define F_FW_IQ_CMD_FL0CONGEN   V_FW_IQ_CMD_FL0CONGEN(1U)
 670
 671 #define S_FW_IQ_CMD_FL0FBMIN    7
 672 #define M_FW_IQ_CMD_FL0FBMIN    0x7
 673 #define V_FW_IQ_CMD_FL0FBMIN(x) ((x) << S_FW_IQ_CMD_FL0FBMIN)
 674 #define G_FW_IQ_CMD_FL0FBMIN(x) \
 675         (((x) >> S_FW_IQ_CMD_FL0FBMIN) & M_FW_IQ_CMD_FL0FBMIN)
 676
 677 #define S_FW_IQ_CMD_FL0FBMAX    4
 678 #define M_FW_IQ_CMD_FL0FBMAX    0x7
 679 #define V_FW_IQ_CMD_FL0FBMAX(x) ((x) << S_FW_IQ_CMD_FL0FBMAX)
 680 #define G_FW_IQ_CMD_FL0FBMAX(x) \
 681         (((x) >> S_FW_IQ_CMD_FL0FBMAX) & M_FW_IQ_CMD_FL0FBMAX)
 682
 683 struct fw_eq_eth_cmd {
 684         __be32 op_to_vfn;
 685         __be32 alloc_to_len16;
 686         __be32 eqid_pkd;
 687         __be32 physeqid_pkd;
 688         __be32 fetchszm_to_iqid;
 689         __be32 dcaen_to_eqsize;
 690         __be64 eqaddr;
 691         __be32 autoequiqe_to_viid;
 692         __be32 r8_lo;
 693         __be64 r9;
 694 };
 695
 696 #define S_FW_EQ_ETH_CMD_PFN     8
 697 #define M_FW_EQ_ETH_CMD_PFN     0x7
 698 #define V_FW_EQ_ETH_CMD_PFN(x)  ((x) << S_FW_EQ_ETH_CMD_PFN)
 699 #define G_FW_EQ_ETH_CMD_PFN(x)  \
 700         (((x) >> S_FW_EQ_ETH_CMD_PFN) & M_FW_EQ_ETH_CMD_PFN)
 701
 702 #define S_FW_EQ_ETH_CMD_VFN     0
 703 #define M_FW_EQ_ETH_CMD_VFN     0xff
 704 #define V_FW_EQ_ETH_CMD_VFN(x)  ((x) << S_FW_EQ_ETH_CMD_VFN)
 705 #define G_FW_EQ_ETH_CMD_VFN(x)  \
 706         (((x) >> S_FW_EQ_ETH_CMD_VFN) & M_FW_EQ_ETH_CMD_VFN)
 707
 708 #define S_FW_EQ_ETH_CMD_ALLOC           31
 709 #define M_FW_EQ_ETH_CMD_ALLOC           0x1
 710 #define V_FW_EQ_ETH_CMD_ALLOC(x)        ((x) << S_FW_EQ_ETH_CMD_ALLOC)
 711 #define G_FW_EQ_ETH_CMD_ALLOC(x)        \
 712         (((x) >> S_FW_EQ_ETH_CMD_ALLOC) & M_FW_EQ_ETH_CMD_ALLOC)
 713 #define F_FW_EQ_ETH_CMD_ALLOC   V_FW_EQ_ETH_CMD_ALLOC(1U)
 714
 715 #define S_FW_EQ_ETH_CMD_FREE    30
 716 #define M_FW_EQ_ETH_CMD_FREE    0x1
 717 #define V_FW_EQ_ETH_CMD_FREE(x) ((x) << S_FW_EQ_ETH_CMD_FREE)
 718 #define G_FW_EQ_ETH_CMD_FREE(x) \
 719         (((x) >> S_FW_EQ_ETH_CMD_FREE) & M_FW_EQ_ETH_CMD_FREE)
 720 #define F_FW_EQ_ETH_CMD_FREE    V_FW_EQ_ETH_CMD_FREE(1U)
 721
 722 #define S_FW_EQ_ETH_CMD_EQSTART         28
 723 #define M_FW_EQ_ETH_CMD_EQSTART         0x1
 724 #define V_FW_EQ_ETH_CMD_EQSTART(x)      ((x) << S_FW_EQ_ETH_CMD_EQSTART)
 725 #define G_FW_EQ_ETH_CMD_EQSTART(x)      \
 726         (((x) >> S_FW_EQ_ETH_CMD_EQSTART) & M_FW_EQ_ETH_CMD_EQSTART)
 727 #define F_FW_EQ_ETH_CMD_EQSTART V_FW_EQ_ETH_CMD_EQSTART(1U)
 728
 729 #define S_FW_EQ_ETH_CMD_EQID    0
 730 #define M_FW_EQ_ETH_CMD_EQID    0xfffff
 731 #define V_FW_EQ_ETH_CMD_EQID(x) ((x) << S_FW_EQ_ETH_CMD_EQID)
 732 #define G_FW_EQ_ETH_CMD_EQID(x) \
 733         (((x) >> S_FW_EQ_ETH_CMD_EQID) & M_FW_EQ_ETH_CMD_EQID)
 734
 735 #define S_FW_EQ_ETH_CMD_FETCHRO         22
 736 #define M_FW_EQ_ETH_CMD_FETCHRO         0x1
 737 #define V_FW_EQ_ETH_CMD_FETCHRO(x)      ((x) << S_FW_EQ_ETH_CMD_FETCHRO)
 738 #define G_FW_EQ_ETH_CMD_FETCHRO(x)      \
 739         (((x) >> S_FW_EQ_ETH_CMD_FETCHRO) & M_FW_EQ_ETH_CMD_FETCHRO)
 740 #define F_FW_EQ_ETH_CMD_FETCHRO V_FW_EQ_ETH_CMD_FETCHRO(1U)
 741
 742 #define S_FW_EQ_ETH_CMD_HOSTFCMODE      20
 743 #define M_FW_EQ_ETH_CMD_HOSTFCMODE      0x3
 744 #define V_FW_EQ_ETH_CMD_HOSTFCMODE(x)   ((x) << S_FW_EQ_ETH_CMD_HOSTFCMODE)
 745 #define G_FW_EQ_ETH_CMD_HOSTFCMODE(x)   \
 746         (((x) >> S_FW_EQ_ETH_CMD_HOSTFCMODE) & M_FW_EQ_ETH_CMD_HOSTFCMODE)
 747
 748 #define S_FW_EQ_ETH_CMD_PCIECHN         16
 749 #define M_FW_EQ_ETH_CMD_PCIECHN         0x3
 750 #define V_FW_EQ_ETH_CMD_PCIECHN(x)      ((x) << S_FW_EQ_ETH_CMD_PCIECHN)
 751 #define G_FW_EQ_ETH_CMD_PCIECHN(x)      \
 752         (((x) >> S_FW_EQ_ETH_CMD_PCIECHN) & M_FW_EQ_ETH_CMD_PCIECHN)
 753
 754 #define S_FW_EQ_ETH_CMD_IQID    0
 755 #define M_FW_EQ_ETH_CMD_IQID    0xffff
 756 #define V_FW_EQ_ETH_CMD_IQID(x) ((x) << S_FW_EQ_ETH_CMD_IQID)
 757 #define G_FW_EQ_ETH_CMD_IQID(x) \
 758         (((x) >> S_FW_EQ_ETH_CMD_IQID) & M_FW_EQ_ETH_CMD_IQID)
 759
 760 #define S_FW_EQ_ETH_CMD_FBMIN           23
 761 #define M_FW_EQ_ETH_CMD_FBMIN           0x7
 762 #define V_FW_EQ_ETH_CMD_FBMIN(x)        ((x) << S_FW_EQ_ETH_CMD_FBMIN)
 763 #define G_FW_EQ_ETH_CMD_FBMIN(x)        \
 764         (((x) >> S_FW_EQ_ETH_CMD_FBMIN) & M_FW_EQ_ETH_CMD_FBMIN)
 765
 766 #define S_FW_EQ_ETH_CMD_FBMAX           20
 767 #define M_FW_EQ_ETH_CMD_FBMAX           0x7
 768 #define V_FW_EQ_ETH_CMD_FBMAX(x)        ((x) << S_FW_EQ_ETH_CMD_FBMAX)
 769 #define G_FW_EQ_ETH_CMD_FBMAX(x)        \
 770         (((x) >> S_FW_EQ_ETH_CMD_FBMAX) & M_FW_EQ_ETH_CMD_FBMAX)
 771
 772 #define S_FW_EQ_ETH_CMD_CIDXFTHRESH     16
 773 #define M_FW_EQ_ETH_CMD_CIDXFTHRESH     0x7
 774 #define V_FW_EQ_ETH_CMD_CIDXFTHRESH(x)  ((x) << S_FW_EQ_ETH_CMD_CIDXFTHRESH)
 775 #define G_FW_EQ_ETH_CMD_CIDXFTHRESH(x)  \
 776         (((x) >> S_FW_EQ_ETH_CMD_CIDXFTHRESH) & M_FW_EQ_ETH_CMD_CIDXFTHRESH)
 777
 778 #define S_FW_EQ_ETH_CMD_EQSIZE          0
 779 #define M_FW_EQ_ETH_CMD_EQSIZE          0xffff
 780 #define V_FW_EQ_ETH_CMD_EQSIZE(x)       ((x) << S_FW_EQ_ETH_CMD_EQSIZE)
 781 #define G_FW_EQ_ETH_CMD_EQSIZE(x)       \
 782         (((x) >> S_FW_EQ_ETH_CMD_EQSIZE) & M_FW_EQ_ETH_CMD_EQSIZE)
 783
 784 #define S_FW_EQ_ETH_CMD_AUTOEQUEQE      30
 785 #define M_FW_EQ_ETH_CMD_AUTOEQUEQE      0x1
 786 #define V_FW_EQ_ETH_CMD_AUTOEQUEQE(x)   ((x) << S_FW_EQ_ETH_CMD_AUTOEQUEQE)
 787 #define G_FW_EQ_ETH_CMD_AUTOEQUEQE(x)   \
 788         (((x) >> S_FW_EQ_ETH_CMD_AUTOEQUEQE) & M_FW_EQ_ETH_CMD_AUTOEQUEQE)
 789 #define F_FW_EQ_ETH_CMD_AUTOEQUEQE      V_FW_EQ_ETH_CMD_AUTOEQUEQE(1U)
 790
 791 #define S_FW_EQ_ETH_CMD_VIID    16
 792 #define M_FW_EQ_ETH_CMD_VIID    0xfff
 793 #define V_FW_EQ_ETH_CMD_VIID(x) ((x) << S_FW_EQ_ETH_CMD_VIID)
 794 #define G_FW_EQ_ETH_CMD_VIID(x) \
 795         (((x) >> S_FW_EQ_ETH_CMD_VIID) & M_FW_EQ_ETH_CMD_VIID)
 796
 797 enum fw_vi_func {
 798         FW_VI_FUNC_ETH,
 799 };
 800
 801 struct fw_vi_cmd {
 802         __be32 op_to_vfn;
 803         __be32 alloc_to_len16;
 804         __be16 type_to_viid;
 805         __u8   mac[6];
 806         __u8   portid_pkd;
 807         __u8   nmac;
 808         __u8   nmac0[6];
 809         __be16 norss_rsssize;
 810         __u8   nmac1[6];
 811         __be16 idsiiq_pkd;
 812         __u8   nmac2[6];
 813         __be16 idseiq_pkd;
 814         __u8   nmac3[6];
 815         __be64 r9;
 816         __be64 r10;
 817 };
 818
 819 #define S_FW_VI_CMD_PFN         8
 820 #define M_FW_VI_CMD_PFN         0x7
 821 #define V_FW_VI_CMD_PFN(x)      ((x) << S_FW_VI_CMD_PFN)
 822 #define G_FW_VI_CMD_PFN(x)      (((x) >> S_FW_VI_CMD_PFN) & M_FW_VI_CMD_PFN)
 823
 824 #define S_FW_VI_CMD_VFN         0
 825 #define M_FW_VI_CMD_VFN         0xff
 826 #define V_FW_VI_CMD_VFN(x)      ((x) << S_FW_VI_CMD_VFN)
 827 #define G_FW_VI_CMD_VFN(x)      (((x) >> S_FW_VI_CMD_VFN) & M_FW_VI_CMD_VFN)
 828
 829 #define S_FW_VI_CMD_ALLOC       31
 830 #define M_FW_VI_CMD_ALLOC       0x1
 831 #define V_FW_VI_CMD_ALLOC(x)    ((x) << S_FW_VI_CMD_ALLOC)
 832 #define G_FW_VI_CMD_ALLOC(x)    \
 833         (((x) >> S_FW_VI_CMD_ALLOC) & M_FW_VI_CMD_ALLOC)
 834 #define F_FW_VI_CMD_ALLOC       V_FW_VI_CMD_ALLOC(1U)
 835
 836 #define S_FW_VI_CMD_FREE        30
 837 #define M_FW_VI_CMD_FREE        0x1
 838 #define V_FW_VI_CMD_FREE(x)     ((x) << S_FW_VI_CMD_FREE)
 839 #define G_FW_VI_CMD_FREE(x)     (((x) >> S_FW_VI_CMD_FREE) & M_FW_VI_CMD_FREE)
 840 #define F_FW_VI_CMD_FREE        V_FW_VI_CMD_FREE(1U)
 841
 842 #define S_FW_VI_CMD_TYPE        15
 843 #define M_FW_VI_CMD_TYPE        0x1
 844 #define V_FW_VI_CMD_TYPE(x)     ((x) << S_FW_VI_CMD_TYPE)
 845 #define G_FW_VI_CMD_TYPE(x)     (((x) >> S_FW_VI_CMD_TYPE) & M_FW_VI_CMD_TYPE)
 846 #define F_FW_VI_CMD_TYPE        V_FW_VI_CMD_TYPE(1U)
 847
 848 #define S_FW_VI_CMD_FUNC        12
 849 #define M_FW_VI_CMD_FUNC        0x7
 850 #define V_FW_VI_CMD_FUNC(x)     ((x) << S_FW_VI_CMD_FUNC)
 851 #define G_FW_VI_CMD_FUNC(x)     (((x) >> S_FW_VI_CMD_FUNC) & M_FW_VI_CMD_FUNC)
 852
 853 #define S_FW_VI_CMD_VIID        0
 854 #define M_FW_VI_CMD_VIID        0xfff
 855 #define V_FW_VI_CMD_VIID(x)     ((x) << S_FW_VI_CMD_VIID)
 856 #define G_FW_VI_CMD_VIID(x)     (((x) >> S_FW_VI_CMD_VIID) & M_FW_VI_CMD_VIID)
 857
 858 #define S_FW_VI_CMD_PORTID      4
 859 #define M_FW_VI_CMD_PORTID      0xf
 860 #define V_FW_VI_CMD_PORTID(x)   ((x) << S_FW_VI_CMD_PORTID)
 861 #define G_FW_VI_CMD_PORTID(x)   \
 862         (((x) >> S_FW_VI_CMD_PORTID) & M_FW_VI_CMD_PORTID)
 863
 864 #define S_FW_VI_CMD_RSSSIZE     0
 865 #define M_FW_VI_CMD_RSSSIZE     0x7ff
 866 #define V_FW_VI_CMD_RSSSIZE(x)  ((x) << S_FW_VI_CMD_RSSSIZE)
 867 #define G_FW_VI_CMD_RSSSIZE(x)  \
 868         (((x) >> S_FW_VI_CMD_RSSSIZE) & M_FW_VI_CMD_RSSSIZE)
 869
 870 /* Special VI_MAC command index ids */
 871 #define FW_VI_MAC_ADD_MAC               0x3FF
 872 #define FW_VI_MAC_ADD_PERSIST_MAC       0x3FE
 873
 874 enum fw_vi_mac_smac {
 875         FW_VI_MAC_MPS_TCAM_ENTRY,
 876         FW_VI_MAC_SMT_AND_MPSTCAM
 877 };
 878
 879 struct fw_vi_mac_cmd {
 880         __be32 op_to_viid;
 881         __be32 freemacs_to_len16;
 882         union fw_vi_mac {
 883                 struct fw_vi_mac_exact {
 884                         __be16 valid_to_idx;
 885                         __u8   macaddr[6];
 886                 } exact[7];
 887                 struct fw_vi_mac_hash {
 888                         __be64 hashvec;
 889                 } hash;
 890         } u;
 891 };
 892
 893 #define S_FW_VI_MAC_CMD_VIID    0
 894 #define M_FW_VI_MAC_CMD_VIID    0xfff
 895 #define V_FW_VI_MAC_CMD_VIID(x) ((x) << S_FW_VI_MAC_CMD_VIID)
 896 #define G_FW_VI_MAC_CMD_VIID(x) \
 897         (((x) >> S_FW_VI_MAC_CMD_VIID) & M_FW_VI_MAC_CMD_VIID)
 898
 899 #define S_FW_VI_MAC_CMD_VALID           15
 900 #define M_FW_VI_MAC_CMD_VALID           0x1
 901 #define V_FW_VI_MAC_CMD_VALID(x)        ((x) << S_FW_VI_MAC_CMD_VALID)
 902 #define G_FW_VI_MAC_CMD_VALID(x)        \
 903         (((x) >> S_FW_VI_MAC_CMD_VALID) & M_FW_VI_MAC_CMD_VALID)
 904 #define F_FW_VI_MAC_CMD_VALID   V_FW_VI_MAC_CMD_VALID(1U)
 905
 906 #define S_FW_VI_MAC_CMD_SMAC_RESULT     10
 907 #define M_FW_VI_MAC_CMD_SMAC_RESULT     0x3
 908 #define V_FW_VI_MAC_CMD_SMAC_RESULT(x)  ((x) << S_FW_VI_MAC_CMD_SMAC_RESULT)
 909 #define G_FW_VI_MAC_CMD_SMAC_RESULT(x)  \
 910         (((x) >> S_FW_VI_MAC_CMD_SMAC_RESULT) & M_FW_VI_MAC_CMD_SMAC_RESULT)
 911
 912 #define S_FW_VI_MAC_CMD_IDX     0
 913 #define M_FW_VI_MAC_CMD_IDX     0x3ff
 914 #define V_FW_VI_MAC_CMD_IDX(x)  ((x) << S_FW_VI_MAC_CMD_IDX)
 915 #define G_FW_VI_MAC_CMD_IDX(x)  \
 916         (((x) >> S_FW_VI_MAC_CMD_IDX) & M_FW_VI_MAC_CMD_IDX)
 917
 918 struct fw_vi_rxmode_cmd {
 919         __be32 op_to_viid;
 920         __be32 retval_len16;
 921         __be32 mtu_to_vlanexen;
 922         __be32 r4_lo;
 923 };
 924
 925 #define S_FW_VI_RXMODE_CMD_VIID         0
 926 #define M_FW_VI_RXMODE_CMD_VIID         0xfff
 927 #define V_FW_VI_RXMODE_CMD_VIID(x)      ((x) << S_FW_VI_RXMODE_CMD_VIID)
 928 #define G_FW_VI_RXMODE_CMD_VIID(x)      \
 929         (((x) >> S_FW_VI_RXMODE_CMD_VIID) & M_FW_VI_RXMODE_CMD_VIID)
 930
 931 #define S_FW_VI_RXMODE_CMD_MTU          16
 932 #define M_FW_VI_RXMODE_CMD_MTU          0xffff
 933 #define V_FW_VI_RXMODE_CMD_MTU(x)       ((x) << S_FW_VI_RXMODE_CMD_MTU)
 934 #define G_FW_VI_RXMODE_CMD_MTU(x)       \
 935         (((x) >> S_FW_VI_RXMODE_CMD_MTU) & M_FW_VI_RXMODE_CMD_MTU)
 936
 937 #define S_FW_VI_RXMODE_CMD_PROMISCEN    14
 938 #define M_FW_VI_RXMODE_CMD_PROMISCEN    0x3
 939 #define V_FW_VI_RXMODE_CMD_PROMISCEN(x) ((x) << S_FW_VI_RXMODE_CMD_PROMISCEN)
 940 #define G_FW_VI_RXMODE_CMD_PROMISCEN(x) \
 941         (((x) >> S_FW_VI_RXMODE_CMD_PROMISCEN) & M_FW_VI_RXMODE_CMD_PROMISCEN)
 942
 943 #define S_FW_VI_RXMODE_CMD_ALLMULTIEN           12
 944 #define M_FW_VI_RXMODE_CMD_ALLMULTIEN           0x3
 945 #define V_FW_VI_RXMODE_CMD_ALLMULTIEN(x)        \
 946         ((x) << S_FW_VI_RXMODE_CMD_ALLMULTIEN)
 947 #define G_FW_VI_RXMODE_CMD_ALLMULTIEN(x)        \
 948         (((x) >> S_FW_VI_RXMODE_CMD_ALLMULTIEN) & M_FW_VI_RXMODE_CMD_ALLMULTIEN)
 949
 950 #define S_FW_VI_RXMODE_CMD_BROADCASTEN          10
 951 #define M_FW_VI_RXMODE_CMD_BROADCASTEN          0x3
 952 #define V_FW_VI_RXMODE_CMD_BROADCASTEN(x)       \
 953         ((x) << S_FW_VI_RXMODE_CMD_BROADCASTEN)
 954 #define G_FW_VI_RXMODE_CMD_BROADCASTEN(x)       \
 955         (((x) >> S_FW_VI_RXMODE_CMD_BROADCASTEN) & \
 956          M_FW_VI_RXMODE_CMD_BROADCASTEN)
 957
 958 #define S_FW_VI_RXMODE_CMD_VLANEXEN     8
 959 #define M_FW_VI_RXMODE_CMD_VLANEXEN     0x3
 960 #define V_FW_VI_RXMODE_CMD_VLANEXEN(x)  ((x) << S_FW_VI_RXMODE_CMD_VLANEXEN)
 961 #define G_FW_VI_RXMODE_CMD_VLANEXEN(x)  \
 962         (((x) >> S_FW_VI_RXMODE_CMD_VLANEXEN) & M_FW_VI_RXMODE_CMD_VLANEXEN)
 963
 964 struct fw_vi_enable_cmd {
 965         __be32 op_to_viid;
 966         __be32 ien_to_len16;
 967         __be16 blinkdur;
 968         __be16 r3;
 969         __be32 r4;
 970 };
 971
 972 #define S_FW_VI_ENABLE_CMD_VIID         0
 973 #define M_FW_VI_ENABLE_CMD_VIID         0xfff
 974 #define V_FW_VI_ENABLE_CMD_VIID(x)      ((x) << S_FW_VI_ENABLE_CMD_VIID)
 975 #define G_FW_VI_ENABLE_CMD_VIID(x)      \
 976         (((x) >> S_FW_VI_ENABLE_CMD_VIID) & M_FW_VI_ENABLE_CMD_VIID)
 977
 978 #define S_FW_VI_ENABLE_CMD_IEN          31
 979 #define M_FW_VI_ENABLE_CMD_IEN          0x1
 980 #define V_FW_VI_ENABLE_CMD_IEN(x)       ((x) << S_FW_VI_ENABLE_CMD_IEN)
 981 #define G_FW_VI_ENABLE_CMD_IEN(x)       \
 982         (((x) >> S_FW_VI_ENABLE_CMD_IEN) & M_FW_VI_ENABLE_CMD_IEN)
 983 #define F_FW_VI_ENABLE_CMD_IEN  V_FW_VI_ENABLE_CMD_IEN(1U)
 984
 985 #define S_FW_VI_ENABLE_CMD_EEN          30
 986 #define M_FW_VI_ENABLE_CMD_EEN          0x1
 987 #define V_FW_VI_ENABLE_CMD_EEN(x)       ((x) << S_FW_VI_ENABLE_CMD_EEN)
 988 #define G_FW_VI_ENABLE_CMD_EEN(x)       \
 989         (((x) >> S_FW_VI_ENABLE_CMD_EEN) & M_FW_VI_ENABLE_CMD_EEN)
 990 #define F_FW_VI_ENABLE_CMD_EEN  V_FW_VI_ENABLE_CMD_EEN(1U)
 991
 992 #define S_FW_VI_ENABLE_CMD_DCB_INFO     28
 993 #define M_FW_VI_ENABLE_CMD_DCB_INFO     0x1
 994 #define V_FW_VI_ENABLE_CMD_DCB_INFO(x)  ((x) << S_FW_VI_ENABLE_CMD_DCB_INFO)
 995 #define G_FW_VI_ENABLE_CMD_DCB_INFO(x)  \
 996         (((x) >> S_FW_VI_ENABLE_CMD_DCB_INFO) & M_FW_VI_ENABLE_CMD_DCB_INFO)
 997 #define F_FW_VI_ENABLE_CMD_DCB_INFO     V_FW_VI_ENABLE_CMD_DCB_INFO(1U)
 998
 999 /* VI PF stats offset definitions */
1000 #define VI_PF_NUM_STATS 17
1001 enum fw_vi_stats_pf_index {
1002         FW_VI_PF_STAT_TX_BCAST_BYTES_IX,
1003         FW_VI_PF_STAT_TX_BCAST_FRAMES_IX,
1004         FW_VI_PF_STAT_TX_MCAST_BYTES_IX,
1005         FW_VI_PF_STAT_TX_MCAST_FRAMES_IX,
1006         FW_VI_PF_STAT_TX_UCAST_BYTES_IX,
1007         FW_VI_PF_STAT_TX_UCAST_FRAMES_IX,
1008         FW_VI_PF_STAT_TX_OFLD_BYTES_IX,
1009         FW_VI_PF_STAT_TX_OFLD_FRAMES_IX,
1010         FW_VI_PF_STAT_RX_BYTES_IX,
1011         FW_VI_PF_STAT_RX_FRAMES_IX,
1012         FW_VI_PF_STAT_RX_BCAST_BYTES_IX,
1013         FW_VI_PF_STAT_RX_BCAST_FRAMES_IX,
1014         FW_VI_PF_STAT_RX_MCAST_BYTES_IX,
1015         FW_VI_PF_STAT_RX_MCAST_FRAMES_IX,
1016         FW_VI_PF_STAT_RX_UCAST_BYTES_IX,
1017         FW_VI_PF_STAT_RX_UCAST_FRAMES_IX,
1018         FW_VI_PF_STAT_RX_ERR_FRAMES_IX
1019 };
1020
1021 struct fw_vi_stats_cmd {
1022         __be32 op_to_viid;
1023         __be32 retval_len16;
1024         union fw_vi_stats {
1025                 struct fw_vi_stats_ctl {
1026                         __be16 nstats_ix;
1027                         __be16 r6;
1028                         __be32 r7;
1029                         __be64 stat0;
1030                         __be64 stat1;
1031                         __be64 stat2;
1032                         __be64 stat3;
1033                         __be64 stat4;
1034                         __be64 stat5;
1035                 } ctl;
1036                 struct fw_vi_stats_pf {
1037                         __be64 tx_bcast_bytes;
1038                         __be64 tx_bcast_frames;
1039                         __be64 tx_mcast_bytes;
1040                         __be64 tx_mcast_frames;
1041                         __be64 tx_ucast_bytes;
1042                         __be64 tx_ucast_frames;
1043                         __be64 tx_offload_bytes;
1044                         __be64 tx_offload_frames;
1045                         __be64 rx_pf_bytes;
1046                         __be64 rx_pf_frames;
1047                         __be64 rx_bcast_bytes;
1048                         __be64 rx_bcast_frames;
1049                         __be64 rx_mcast_bytes;
1050                         __be64 rx_mcast_frames;
1051                         __be64 rx_ucast_bytes;
1052                         __be64 rx_ucast_frames;
1053                         __be64 rx_err_frames;
1054                 } pf;
1055                 struct fw_vi_stats_vf {
1056                         __be64 tx_bcast_bytes;
1057                         __be64 tx_bcast_frames;
1058                         __be64 tx_mcast_bytes;
1059                         __be64 tx_mcast_frames;
1060                         __be64 tx_ucast_bytes;
1061                         __be64 tx_ucast_frames;
1062                         __be64 tx_drop_frames;
1063                         __be64 tx_offload_bytes;
1064                         __be64 tx_offload_frames;
1065                         __be64 rx_bcast_bytes;
1066                         __be64 rx_bcast_frames;
1067                         __be64 rx_mcast_bytes;
1068                         __be64 rx_mcast_frames;
1069                         __be64 rx_ucast_bytes;
1070                         __be64 rx_ucast_frames;
1071                         __be64 rx_err_frames;
1072                 } vf;
1073         } u;
1074 };
1075
1076 /* port capabilities bitmap */
1077 enum fw_port_cap {
1078         FW_PORT_CAP_SPEED_100M          = 0x0001,
1079         FW_PORT_CAP_SPEED_1G            = 0x0002,
1080         FW_PORT_CAP_SPEED_25G           = 0x0004,
1081         FW_PORT_CAP_SPEED_10G           = 0x0008,
1082         FW_PORT_CAP_SPEED_40G           = 0x0010,
1083         FW_PORT_CAP_SPEED_100G          = 0x0020,
1084         FW_PORT_CAP_FC_RX               = 0x0040,
1085         FW_PORT_CAP_FC_TX               = 0x0080,
1086         FW_PORT_CAP_ANEG                = 0x0100,
1087         FW_PORT_CAP_MDIX                = 0x0200,
1088         FW_PORT_CAP_MDIAUTO             = 0x0400,
1089         FW_PORT_CAP_FEC_RS              = 0x0800,
1090         FW_PORT_CAP_FEC_BASER_RS        = 0x1000,
1091         FW_PORT_CAP_FEC_RESERVED        = 0x2000,
1092         FW_PORT_CAP_802_3_PAUSE         = 0x4000,
1093         FW_PORT_CAP_802_3_ASM_DIR       = 0x8000,
1094 };
1095
1096 #define S_FW_PORT_CAP_SPEED     0
1097 #define M_FW_PORT_CAP_SPEED     0x3f
1098 #define V_FW_PORT_CAP_SPEED(x)  ((x) << S_FW_PORT_CAP_SPEED)
1099 #define G_FW_PORT_CAP_SPEED(x) \
1100         (((x) >> S_FW_PORT_CAP_SPEED) & M_FW_PORT_CAP_SPEED)
1101
1102 enum fw_port_mdi {
1103         FW_PORT_CAP_MDI_AUTO,
1104 };
1105
1106 #define S_FW_PORT_CAP_MDI 9
1107 #define M_FW_PORT_CAP_MDI 3
1108 #define V_FW_PORT_CAP_MDI(x) ((x) << S_FW_PORT_CAP_MDI)
1109 #define G_FW_PORT_CAP_MDI(x) (((x) >> S_FW_PORT_CAP_MDI) & M_FW_PORT_CAP_MDI)
1110
1111 enum fw_port_action {
1112         FW_PORT_ACTION_L1_CFG           = 0x0001,
1113         FW_PORT_ACTION_GET_PORT_INFO    = 0x0003,
1114 };
1115
1116 struct fw_port_cmd {
1117         __be32 op_to_portid;
1118         __be32 action_to_len16;
1119         union fw_port {
1120                 struct fw_port_l1cfg {
1121                         __be32 rcap;
1122                         __be32 r;
1123                 } l1cfg;
1124                 struct fw_port_l2cfg {
1125                         __u8   ctlbf;
1126                         __u8   ovlan3_to_ivlan0;
1127                         __be16 ivlantype;
1128                         __be16 txipg_force_pinfo;
1129                         __be16 mtu;
1130                         __be16 ovlan0mask;
1131                         __be16 ovlan0type;
1132                         __be16 ovlan1mask;
1133                         __be16 ovlan1type;
1134                         __be16 ovlan2mask;
1135                         __be16 ovlan2type;
1136                         __be16 ovlan3mask;
1137                         __be16 ovlan3type;
1138                 } l2cfg;
1139                 struct fw_port_info {
1140                         __be32 lstatus_to_modtype;
1141                         __be16 pcap;
1142                         __be16 acap;
1143                         __be16 mtu;
1144                         __u8   cbllen;
1145                         __u8   auxlinfo;
1146                         __u8   dcbxdis_pkd;
1147                         __u8   r8_lo;
1148                         __be16 lpacap;
1149                         __be64 r9;
1150                 } info;
1151                 struct fw_port_diags {
1152                         __u8   diagop;
1153                         __u8   r[3];
1154                         __be32 diagval;
1155                 } diags;
1156                 union fw_port_dcb {
1157                         struct fw_port_dcb_pgid {
1158                                 __u8   type;
1159                                 __u8   apply_pkd;
1160                                 __u8   r10_lo[2];
1161                                 __be32 pgid;
1162                                 __be64 r11;
1163                         } pgid;
1164                         struct fw_port_dcb_pgrate {
1165                                 __u8   type;
1166                                 __u8   apply_pkd;
1167                                 __u8   r10_lo[5];
1168                                 __u8   num_tcs_supported;
1169                                 __u8   pgrate[8];
1170                                 __u8   tsa[8];
1171                         } pgrate;
1172                         struct fw_port_dcb_priorate {
1173                                 __u8   type;
1174                                 __u8   apply_pkd;
1175                                 __u8   r10_lo[6];
1176                                 __u8   strict_priorate[8];
1177                         } priorate;
1178                         struct fw_port_dcb_pfc {
1179                                 __u8   type;
1180                                 __u8   pfcen;
1181                                 __u8   r10[5];
1182                                 __u8   max_pfc_tcs;
1183                                 __be64 r11;
1184                         } pfc;
1185                         struct fw_port_app_priority {
1186                                 __u8   type;
1187                                 __u8   r10[2];
1188                                 __u8   idx;
1189                                 __u8   user_prio_map;
1190                                 __u8   sel_field;
1191                                 __be16 protocolid;
1192                                 __be64 r12;
1193                         } app_priority;
1194                         struct fw_port_dcb_control {
1195                                 __u8   type;
1196                                 __u8   all_syncd_pkd;
1197                                 __be16 dcb_version_to_app_state;
1198                                 __be32 r11;
1199                                 __be64 r12;
1200                         } control;
1201                 } dcb;
1202         } u;
1203 };
1204
1205 #define S_FW_PORT_CMD_PORTID    0
1206 #define M_FW_PORT_CMD_PORTID    0xf
1207 #define V_FW_PORT_CMD_PORTID(x) ((x) << S_FW_PORT_CMD_PORTID)
1208 #define G_FW_PORT_CMD_PORTID(x) \
1209         (((x) >> S_FW_PORT_CMD_PORTID) & M_FW_PORT_CMD_PORTID)
1210
1211 #define S_FW_PORT_CMD_ACTION    16
1212 #define M_FW_PORT_CMD_ACTION    0xffff
1213 #define V_FW_PORT_CMD_ACTION(x) ((x) << S_FW_PORT_CMD_ACTION)
1214 #define G_FW_PORT_CMD_ACTION(x) \
1215         (((x) >> S_FW_PORT_CMD_ACTION) & M_FW_PORT_CMD_ACTION)
1216
1217 #define S_FW_PORT_CMD_LSTATUS           31
1218 #define M_FW_PORT_CMD_LSTATUS           0x1
1219 #define V_FW_PORT_CMD_LSTATUS(x)        ((x) << S_FW_PORT_CMD_LSTATUS)
1220 #define G_FW_PORT_CMD_LSTATUS(x)        \
1221         (((x) >> S_FW_PORT_CMD_LSTATUS) & M_FW_PORT_CMD_LSTATUS)
1222 #define F_FW_PORT_CMD_LSTATUS   V_FW_PORT_CMD_LSTATUS(1U)
1223
1224 #define S_FW_PORT_CMD_LSPEED    24
1225 #define M_FW_PORT_CMD_LSPEED    0x3f
1226 #define V_FW_PORT_CMD_LSPEED(x) ((x) << S_FW_PORT_CMD_LSPEED)
1227 #define G_FW_PORT_CMD_LSPEED(x) \
1228         (((x) >> S_FW_PORT_CMD_LSPEED) & M_FW_PORT_CMD_LSPEED)
1229
1230 #define S_FW_PORT_CMD_TXPAUSE           23
1231 #define M_FW_PORT_CMD_TXPAUSE           0x1
1232 #define V_FW_PORT_CMD_TXPAUSE(x)        ((x) << S_FW_PORT_CMD_TXPAUSE)
1233 #define G_FW_PORT_CMD_TXPAUSE(x)        \
1234         (((x) >> S_FW_PORT_CMD_TXPAUSE) & M_FW_PORT_CMD_TXPAUSE)
1235 #define F_FW_PORT_CMD_TXPAUSE   V_FW_PORT_CMD_TXPAUSE(1U)
1236
1237 #define S_FW_PORT_CMD_RXPAUSE           22
1238 #define M_FW_PORT_CMD_RXPAUSE           0x1
1239 #define V_FW_PORT_CMD_RXPAUSE(x)        ((x) << S_FW_PORT_CMD_RXPAUSE)
1240 #define G_FW_PORT_CMD_RXPAUSE(x)        \
1241         (((x) >> S_FW_PORT_CMD_RXPAUSE) & M_FW_PORT_CMD_RXPAUSE)
1242 #define F_FW_PORT_CMD_RXPAUSE   V_FW_PORT_CMD_RXPAUSE(1U)
1243
1244 #define S_FW_PORT_CMD_MDIOCAP           21
1245 #define M_FW_PORT_CMD_MDIOCAP           0x1
1246 #define V_FW_PORT_CMD_MDIOCAP(x)        ((x) << S_FW_PORT_CMD_MDIOCAP)
1247 #define G_FW_PORT_CMD_MDIOCAP(x)        \
1248         (((x) >> S_FW_PORT_CMD_MDIOCAP) & M_FW_PORT_CMD_MDIOCAP)
1249 #define F_FW_PORT_CMD_MDIOCAP   V_FW_PORT_CMD_MDIOCAP(1U)
1250
1251 #define S_FW_PORT_CMD_MDIOADDR          16
1252 #define M_FW_PORT_CMD_MDIOADDR          0x1f
1253 #define V_FW_PORT_CMD_MDIOADDR(x)       ((x) << S_FW_PORT_CMD_MDIOADDR)
1254 #define G_FW_PORT_CMD_MDIOADDR(x)       \
1255         (((x) >> S_FW_PORT_CMD_MDIOADDR) & M_FW_PORT_CMD_MDIOADDR)
1256
1257 #define S_FW_PORT_CMD_PTYPE     8
1258 #define M_FW_PORT_CMD_PTYPE     0x1f
1259 #define V_FW_PORT_CMD_PTYPE(x)  ((x) << S_FW_PORT_CMD_PTYPE)
1260 #define G_FW_PORT_CMD_PTYPE(x)  \
1261         (((x) >> S_FW_PORT_CMD_PTYPE) & M_FW_PORT_CMD_PTYPE)
1262
1263 #define S_FW_PORT_CMD_LINKDNRC          5
1264 #define M_FW_PORT_CMD_LINKDNRC          0x7
1265 #define V_FW_PORT_CMD_LINKDNRC(x)       ((x) << S_FW_PORT_CMD_LINKDNRC)
1266 #define G_FW_PORT_CMD_LINKDNRC(x)       \
1267         (((x) >> S_FW_PORT_CMD_LINKDNRC) & M_FW_PORT_CMD_LINKDNRC)
1268
1269 #define S_FW_PORT_CMD_MODTYPE           0
1270 #define M_FW_PORT_CMD_MODTYPE           0x1f
1271 #define V_FW_PORT_CMD_MODTYPE(x)        ((x) << S_FW_PORT_CMD_MODTYPE)
1272 #define G_FW_PORT_CMD_MODTYPE(x)        \
1273         (((x) >> S_FW_PORT_CMD_MODTYPE) & M_FW_PORT_CMD_MODTYPE)
1274
1275 /*
1276  * These are configured into the VPD and hence tools that generate
1277  * VPD may use this enumeration.
1278  * extPHY #lanes T4_I2C extI2C BP_Eq BP_ANEG Speed
1279  *
1280  * REMEMBER:
1281  * Update the Common Code t4_hw.c:t4_get_port_type_description()
1282  * with any new Firmware Port Technology Types!
1283  */
1284 enum fw_port_type {
1285         FW_PORT_TYPE_FIBER_XFI  =  0, /* Y, 1, N, Y, N, N, 10G */
1286         FW_PORT_TYPE_FIBER_XAUI =  1, /* Y, 4, N, Y, N, N, 10G */
1287         FW_PORT_TYPE_BT_SGMII   =  2, /* Y, 1, No, No, No, No, 1G/100M */
1288         FW_PORT_TYPE_BT_XFI     =  3, /* Y, 1, No, No, No, No, 10G */
1289         FW_PORT_TYPE_BT_XAUI    =  4, /* Y, 4, No, No, No, No, 10G/1G/100M? */
1290         FW_PORT_TYPE_KX4        =  5, /* No, 4, No, No, Yes, Yes, 10G */
1291         FW_PORT_TYPE_CX4        =  6, /* No, 4, No, No, No, No, 10G */
1292         FW_PORT_TYPE_KX         =  7, /* No, 1, No, No, Yes, No, 1G */
1293         FW_PORT_TYPE_KR         =  8, /* No, 1, No, No, Yes, Yes, 10G */
1294         FW_PORT_TYPE_SFP        =  9, /* No, 1, Yes, No, No, No, 10G */
1295         FW_PORT_TYPE_BP_AP      = 10,
1296         /* No, 1, No, No, Yes, Yes, 10G, BP ANGE */
1297         FW_PORT_TYPE_BP4_AP     = 11,
1298         /* No, 4, No, No, Yes, Yes, 10G, BP ANGE */
1299         FW_PORT_TYPE_QSFP_10G   = 12, /* No, 1, Yes, No, No, No, 10G */
1300         FW_PORT_TYPE_QSA        = 13, /* No, 1, Yes, No, No, No, 10G */
1301         FW_PORT_TYPE_QSFP       = 14, /* No, 4, Yes, No, No, No, 40G */
1302         FW_PORT_TYPE_BP40_BA    = 15,
1303         /* No, 4, No, No, Yes, Yes, 40G/10G/1G, BP ANGE */
1304         FW_PORT_TYPE_KR4_100G   = 16, /* No, 4, 100G/40G/25G, Backplane */
1305         FW_PORT_TYPE_CR4_QSFP   = 17, /* No, 4, 100G/40G/25G */
1306         FW_PORT_TYPE_CR_QSFP    = 18, /* No, 1, 25G Spider cable */
1307         FW_PORT_TYPE_CR2_QSFP   = 19, /* No, 2, 50G */
1308         FW_PORT_TYPE_SFP28      = 20, /* No, 1, 25G/10G/1G */
1309         FW_PORT_TYPE_KR_SFP28   = 21, /* No, 1, 25G/10G/1G using Backplane */
1310         FW_PORT_TYPE_NONE = M_FW_PORT_CMD_PTYPE
1311 };
1312
1313 /* These are read from module's EEPROM and determined once the
1314  * module is inserted.
1315  */
1316 enum fw_port_module_type {
1317         FW_PORT_MOD_TYPE_NA             = 0x0,
1318         FW_PORT_MOD_TYPE_LR             = 0x1,
1319         FW_PORT_MOD_TYPE_SR             = 0x2,
1320         FW_PORT_MOD_TYPE_ER             = 0x3,
1321         FW_PORT_MOD_TYPE_TWINAX_PASSIVE = 0x4,
1322         FW_PORT_MOD_TYPE_TWINAX_ACTIVE  = 0x5,
1323         FW_PORT_MOD_TYPE_LRM            = 0x6,
1324         FW_PORT_MOD_TYPE_ERROR          = M_FW_PORT_CMD_MODTYPE - 3,
1325         FW_PORT_MOD_TYPE_UNKNOWN        = M_FW_PORT_CMD_MODTYPE - 2,
1326         FW_PORT_MOD_TYPE_NOTSUPPORTED   = M_FW_PORT_CMD_MODTYPE - 1,
1327         FW_PORT_MOD_TYPE_NONE           = M_FW_PORT_CMD_MODTYPE
1328 };
1329
1330 /* used by FW and tools may use this to generate VPD */
1331 enum fw_port_mod_sub_type {
1332         FW_PORT_MOD_SUB_TYPE_NA,
1333         FW_PORT_MOD_SUB_TYPE_MV88E114X  = 0x1,
1334         FW_PORT_MOD_SUB_TYPE_TN8022     = 0x2,
1335         FW_PORT_MOD_SUB_TYPE_AQ1202     = 0x3,
1336         FW_PORT_MOD_SUB_TYPE_88x3120    = 0x4,
1337         FW_PORT_MOD_SUB_TYPE_BCM84834   = 0x5,
1338         FW_PORT_MOD_SUB_TYPE_BCM5482    = 0x6,
1339         FW_PORT_MOD_SUB_TYPE_BCM84856   = 0x7,
1340         FW_PORT_MOD_SUB_TYPE_BT_VSC8634 = 0x8,
1341
1342         /*
1343          * The following will never been in the VPD.  They are TWINAX cable
1344          * lengths decoded from SFP+ module i2c PROMs.  These should almost
1345          * certainly go somewhere else ...
1346          */
1347         FW_PORT_MOD_SUB_TYPE_TWINAX_1   = 0x9,
1348         FW_PORT_MOD_SUB_TYPE_TWINAX_3   = 0xA,
1349         FW_PORT_MOD_SUB_TYPE_TWINAX_5   = 0xB,
1350         FW_PORT_MOD_SUB_TYPE_TWINAX_7   = 0xC,
1351 };
1352
1353 /* link down reason codes (3b) */
1354 enum fw_port_link_dn_rc {
1355         FW_PORT_LINK_DN_RC_NONE,
1356         FW_PORT_LINK_DN_RC_REMFLT,      /* Remote fault detected */
1357         FW_PORT_LINK_DN_ANEG_F,         /* Auto-negotiation fault */
1358         FW_PORT_LINK_DN_RESERVED3,
1359         FW_PORT_LINK_DN_OVERHEAT,       /* Port overheated */
1360         FW_PORT_LINK_DN_UNKNOWN,        /* Unable to determine reason */
1361         FW_PORT_LINK_DN_RX_LOS,         /* No RX signal detected */
1362         FW_PORT_LINK_DN_RESERVED7
1363 };
1364
1365 /* port stats */
1366 #define FW_NUM_PORT_STATS 50
1367 #define FW_NUM_PORT_TX_STATS 23
1368 #define FW_NUM_PORT_RX_STATS 27
1369
1370 enum fw_port_stats_tx_index {
1371         FW_STAT_TX_PORT_BYTES_IX,
1372         FW_STAT_TX_PORT_FRAMES_IX,
1373         FW_STAT_TX_PORT_BCAST_IX,
1374         FW_STAT_TX_PORT_MCAST_IX,
1375         FW_STAT_TX_PORT_UCAST_IX,
1376         FW_STAT_TX_PORT_ERROR_IX,
1377         FW_STAT_TX_PORT_64B_IX,
1378         FW_STAT_TX_PORT_65B_127B_IX,
1379         FW_STAT_TX_PORT_128B_255B_IX,
1380         FW_STAT_TX_PORT_256B_511B_IX,
1381         FW_STAT_TX_PORT_512B_1023B_IX,
1382         FW_STAT_TX_PORT_1024B_1518B_IX,
1383         FW_STAT_TX_PORT_1519B_MAX_IX,
1384         FW_STAT_TX_PORT_DROP_IX,
1385         FW_STAT_TX_PORT_PAUSE_IX,
1386         FW_STAT_TX_PORT_PPP0_IX,
1387         FW_STAT_TX_PORT_PPP1_IX,
1388         FW_STAT_TX_PORT_PPP2_IX,
1389         FW_STAT_TX_PORT_PPP3_IX,
1390         FW_STAT_TX_PORT_PPP4_IX,
1391         FW_STAT_TX_PORT_PPP5_IX,
1392         FW_STAT_TX_PORT_PPP6_IX,
1393         FW_STAT_TX_PORT_PPP7_IX
1394 };
1395
1396 enum fw_port_stat_rx_index {
1397         FW_STAT_RX_PORT_BYTES_IX,
1398         FW_STAT_RX_PORT_FRAMES_IX,
1399         FW_STAT_RX_PORT_BCAST_IX,
1400         FW_STAT_RX_PORT_MCAST_IX,
1401         FW_STAT_RX_PORT_UCAST_IX,
1402         FW_STAT_RX_PORT_MTU_ERROR_IX,
1403         FW_STAT_RX_PORT_MTU_CRC_ERROR_IX,
1404         FW_STAT_RX_PORT_CRC_ERROR_IX,
1405         FW_STAT_RX_PORT_LEN_ERROR_IX,
1406         FW_STAT_RX_PORT_SYM_ERROR_IX,
1407         FW_STAT_RX_PORT_64B_IX,
1408         FW_STAT_RX_PORT_65B_127B_IX,
1409         FW_STAT_RX_PORT_128B_255B_IX,
1410         FW_STAT_RX_PORT_256B_511B_IX,
1411         FW_STAT_RX_PORT_512B_1023B_IX,
1412         FW_STAT_RX_PORT_1024B_1518B_IX,
1413         FW_STAT_RX_PORT_1519B_MAX_IX,
1414         FW_STAT_RX_PORT_PAUSE_IX,
1415         FW_STAT_RX_PORT_PPP0_IX,
1416         FW_STAT_RX_PORT_PPP1_IX,
1417         FW_STAT_RX_PORT_PPP2_IX,
1418         FW_STAT_RX_PORT_PPP3_IX,
1419         FW_STAT_RX_PORT_PPP4_IX,
1420         FW_STAT_RX_PORT_PPP5_IX,
1421         FW_STAT_RX_PORT_PPP6_IX,
1422         FW_STAT_RX_PORT_PPP7_IX,
1423         FW_STAT_RX_PORT_LESS_64B_IX
1424 };
1425
1426 struct fw_port_stats_cmd {
1427         __be32 op_to_portid;
1428         __be32 retval_len16;
1429         union fw_port_stats {
1430                 struct fw_port_stats_ctl {
1431                         __u8   nstats_bg_bm;
1432                         __u8   tx_ix;
1433                         __be16 r6;
1434                         __be32 r7;
1435                         __be64 stat0;
1436                         __be64 stat1;
1437                         __be64 stat2;
1438                         __be64 stat3;
1439                         __be64 stat4;
1440                         __be64 stat5;
1441                 } ctl;
1442                 struct fw_port_stats_all {
1443                         __be64 tx_bytes;
1444                         __be64 tx_frames;
1445                         __be64 tx_bcast;
1446                         __be64 tx_mcast;
1447                         __be64 tx_ucast;
1448                         __be64 tx_error;
1449                         __be64 tx_64b;
1450                         __be64 tx_65b_127b;
1451                         __be64 tx_128b_255b;
1452                         __be64 tx_256b_511b;
1453                         __be64 tx_512b_1023b;
1454                         __be64 tx_1024b_1518b;
1455                         __be64 tx_1519b_max;
1456                         __be64 tx_drop;
1457                         __be64 tx_pause;
1458                         __be64 tx_ppp0;
1459                         __be64 tx_ppp1;
1460                         __be64 tx_ppp2;
1461                         __be64 tx_ppp3;
1462                         __be64 tx_ppp4;
1463                         __be64 tx_ppp5;
1464                         __be64 tx_ppp6;
1465                         __be64 tx_ppp7;
1466                         __be64 rx_bytes;
1467                         __be64 rx_frames;
1468                         __be64 rx_bcast;
1469                         __be64 rx_mcast;
1470                         __be64 rx_ucast;
1471                         __be64 rx_mtu_error;
1472                         __be64 rx_mtu_crc_error;
1473                         __be64 rx_crc_error;
1474                         __be64 rx_len_error;
1475                         __be64 rx_sym_error;
1476                         __be64 rx_64b;
1477                         __be64 rx_65b_127b;
1478                         __be64 rx_128b_255b;
1479                         __be64 rx_256b_511b;
1480                         __be64 rx_512b_1023b;
1481                         __be64 rx_1024b_1518b;
1482                         __be64 rx_1519b_max;
1483                         __be64 rx_pause;
1484                         __be64 rx_ppp0;
1485                         __be64 rx_ppp1;
1486                         __be64 rx_ppp2;
1487                         __be64 rx_ppp3;
1488                         __be64 rx_ppp4;
1489                         __be64 rx_ppp5;
1490                         __be64 rx_ppp6;
1491                         __be64 rx_ppp7;
1492                         __be64 rx_less_64b;
1493                         __be64 rx_bg_drop;
1494                         __be64 rx_bg_trunc;
1495                 } all;
1496         } u;
1497 };
1498
1499 struct fw_rss_ind_tbl_cmd {
1500         __be32 op_to_viid;
1501         __be32 retval_len16;
1502         __be16 niqid;
1503         __be16 startidx;
1504         __be32 r3;
1505         __be32 iq0_to_iq2;
1506         __be32 iq3_to_iq5;
1507         __be32 iq6_to_iq8;
1508         __be32 iq9_to_iq11;
1509         __be32 iq12_to_iq14;
1510         __be32 iq15_to_iq17;
1511         __be32 iq18_to_iq20;
1512         __be32 iq21_to_iq23;
1513         __be32 iq24_to_iq26;
1514         __be32 iq27_to_iq29;
1515         __be32 iq30_iq31;
1516         __be32 r15_lo;
1517 };
1518
1519 #define S_FW_RSS_IND_TBL_CMD_VIID       0
1520 #define M_FW_RSS_IND_TBL_CMD_VIID       0xfff
1521 #define V_FW_RSS_IND_TBL_CMD_VIID(x)    ((x) << S_FW_RSS_IND_TBL_CMD_VIID)
1522 #define G_FW_RSS_IND_TBL_CMD_VIID(x)    \
1523         (((x) >> S_FW_RSS_IND_TBL_CMD_VIID) & M_FW_RSS_IND_TBL_CMD_VIID)
1524
1525 #define S_FW_RSS_IND_TBL_CMD_IQ0        20
1526 #define M_FW_RSS_IND_TBL_CMD_IQ0        0x3ff
1527 #define V_FW_RSS_IND_TBL_CMD_IQ0(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ0)
1528 #define G_FW_RSS_IND_TBL_CMD_IQ0(x)     \
1529         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ0) & M_FW_RSS_IND_TBL_CMD_IQ0)
1530
1531 #define S_FW_RSS_IND_TBL_CMD_IQ1        10
1532 #define M_FW_RSS_IND_TBL_CMD_IQ1        0x3ff
1533 #define V_FW_RSS_IND_TBL_CMD_IQ1(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ1)
1534 #define G_FW_RSS_IND_TBL_CMD_IQ1(x)     \
1535         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ1) & M_FW_RSS_IND_TBL_CMD_IQ1)
1536
1537 #define S_FW_RSS_IND_TBL_CMD_IQ2        0
1538 #define M_FW_RSS_IND_TBL_CMD_IQ2        0x3ff
1539 #define V_FW_RSS_IND_TBL_CMD_IQ2(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ2)
1540 #define G_FW_RSS_IND_TBL_CMD_IQ2(x)     \
1541         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ2) & M_FW_RSS_IND_TBL_CMD_IQ2)
1542
1543 struct fw_rss_vi_config_cmd {
1544         __be32 op_to_viid;
1545         __be32 retval_len16;
1546         union fw_rss_vi_config {
1547                 struct fw_rss_vi_config_manual {
1548                         __be64 r3;
1549                         __be64 r4;
1550                         __be64 r5;
1551                 } manual;
1552                 struct fw_rss_vi_config_basicvirtual {
1553                         __be32 r6;
1554                         __be32 defaultq_to_udpen;
1555                         __be64 r9;
1556                         __be64 r10;
1557                 } basicvirtual;
1558         } u;
1559 };
1560
1561 #define S_FW_RSS_VI_CONFIG_CMD_VIID     0
1562 #define M_FW_RSS_VI_CONFIG_CMD_VIID     0xfff
1563 #define V_FW_RSS_VI_CONFIG_CMD_VIID(x)  ((x) << S_FW_RSS_VI_CONFIG_CMD_VIID)
1564 #define G_FW_RSS_VI_CONFIG_CMD_VIID(x)  \
1565         (((x) >> S_FW_RSS_VI_CONFIG_CMD_VIID) & M_FW_RSS_VI_CONFIG_CMD_VIID)
1566
1567 #define S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ         16
1568 #define M_FW_RSS_VI_CONFIG_CMD_DEFAULTQ         0x3ff
1569 #define V_FW_RSS_VI_CONFIG_CMD_DEFAULTQ(x)      \
1570         ((x) << S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ)
1571 #define G_FW_RSS_VI_CONFIG_CMD_DEFAULTQ(x)      \
1572         (((x) >> S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ) & \
1573          M_FW_RSS_VI_CONFIG_CMD_DEFAULTQ)
1574
1575 #define S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     4
1576 #define M_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     0x1
1577 #define V_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(x)  \
1578         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN)
1579 #define G_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(x)  \
1580         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN) & \
1581          M_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN)
1582 #define F_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     \
1583         V_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(1U)
1584
1585 #define S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      3
1586 #define M_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      0x1
1587 #define V_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(x)   \
1588         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN)
1589 #define G_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(x)   \
1590         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN) & \
1591          M_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN)
1592 #define F_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      \
1593         V_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(1U)
1594
1595 #define S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     2
1596 #define M_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     0x1
1597 #define V_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(x)  \
1598         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN)
1599 #define G_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(x)  \
1600         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN) & \
1601          M_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN)
1602 #define F_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     \
1603         V_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(1U)
1604
1605 #define S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      1
1606 #define M_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      0x1
1607 #define V_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(x)   \
1608         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN)
1609 #define G_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(x)   \
1610         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN) & \
1611          M_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN)
1612 #define F_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      \
1613         V_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(1U)
1614
1615 #define S_FW_RSS_VI_CONFIG_CMD_UDPEN    0
1616 #define M_FW_RSS_VI_CONFIG_CMD_UDPEN    0x1
1617 #define V_FW_RSS_VI_CONFIG_CMD_UDPEN(x) ((x) << S_FW_RSS_VI_CONFIG_CMD_UDPEN)
1618 #define G_FW_RSS_VI_CONFIG_CMD_UDPEN(x) \
1619         (((x) >> S_FW_RSS_VI_CONFIG_CMD_UDPEN) & M_FW_RSS_VI_CONFIG_CMD_UDPEN)
1620 #define F_FW_RSS_VI_CONFIG_CMD_UDPEN    V_FW_RSS_VI_CONFIG_CMD_UDPEN(1U)
1621
1622 /******************************************************************************
1623  *   D E B U G   C O M M A N D s
1624  ******************************************************/
1625
1626 struct fw_debug_cmd {
1627         __be32 op_type;
1628         __be32 len16_pkd;
1629         union fw_debug {
1630                 struct fw_debug_assert {
1631                         __be32 fcid;
1632                         __be32 line;
1633                         __be32 x;
1634                         __be32 y;
1635                         __u8   filename_0_7[8];
1636                         __u8   filename_8_15[8];
1637                         __be64 r3;
1638                 } assert;
1639                 struct fw_debug_prt {
1640                         __be16 dprtstridx;
1641                         __be16 r3[3];
1642                         __be32 dprtstrparam0;
1643                         __be32 dprtstrparam1;
1644                         __be32 dprtstrparam2;
1645                         __be32 dprtstrparam3;
1646                 } prt;
1647         } u;
1648 };
1649
1650 #define S_FW_DEBUG_CMD_TYPE     0
1651 #define M_FW_DEBUG_CMD_TYPE     0xff
1652 #define V_FW_DEBUG_CMD_TYPE(x)  ((x) << S_FW_DEBUG_CMD_TYPE)
1653 #define G_FW_DEBUG_CMD_TYPE(x)  \
1654         (((x) >> S_FW_DEBUG_CMD_TYPE) & M_FW_DEBUG_CMD_TYPE)
1655
1656 /******************************************************************************
1657  *   P C I E   F W   R E G I S T E R
1658  **************************************/
1659
1660 /*
1661  * Register definitions for the PCIE_FW register which the firmware uses
1662  * to retain status across RESETs.  This register should be considered
1663  * as a READ-ONLY register for Host Software and only to be used to
1664  * track firmware initialization/error state, etc.
1665  */
1666 #define S_PCIE_FW_ERR           31
1667 #define M_PCIE_FW_ERR           0x1
1668 #define V_PCIE_FW_ERR(x)        ((x) << S_PCIE_FW_ERR)
1669 #define G_PCIE_FW_ERR(x)        (((x) >> S_PCIE_FW_ERR) & M_PCIE_FW_ERR)
1670 #define F_PCIE_FW_ERR           V_PCIE_FW_ERR(1U)
1671
1672 #define S_PCIE_FW_INIT          30
1673 #define M_PCIE_FW_INIT          0x1
1674 #define V_PCIE_FW_INIT(x)       ((x) << S_PCIE_FW_INIT)
1675 #define G_PCIE_FW_INIT(x)       (((x) >> S_PCIE_FW_INIT) & M_PCIE_FW_INIT)
1676 #define F_PCIE_FW_INIT          V_PCIE_FW_INIT(1U)
1677
1678 #define S_PCIE_FW_HALT          29
1679 #define M_PCIE_FW_HALT          0x1
1680 #define V_PCIE_FW_HALT(x)       ((x) << S_PCIE_FW_HALT)
1681 #define G_PCIE_FW_HALT(x)       (((x) >> S_PCIE_FW_HALT) & M_PCIE_FW_HALT)
1682 #define F_PCIE_FW_HALT          V_PCIE_FW_HALT(1U)
1683
1684 #define S_PCIE_FW_EVAL          24
1685 #define M_PCIE_FW_EVAL          0x7
1686 #define V_PCIE_FW_EVAL(x)       ((x) << S_PCIE_FW_EVAL)
1687 #define G_PCIE_FW_EVAL(x)       (((x) >> S_PCIE_FW_EVAL) & M_PCIE_FW_EVAL)
1688
1689 #define S_PCIE_FW_MASTER_VLD    15
1690 #define M_PCIE_FW_MASTER_VLD    0x1
1691 #define V_PCIE_FW_MASTER_VLD(x) ((x) << S_PCIE_FW_MASTER_VLD)
1692 #define G_PCIE_FW_MASTER_VLD(x) \
1693         (((x) >> S_PCIE_FW_MASTER_VLD) & M_PCIE_FW_MASTER_VLD)
1694 #define F_PCIE_FW_MASTER_VLD    V_PCIE_FW_MASTER_VLD(1U)
1695
1696 #define S_PCIE_FW_MASTER        12
1697 #define M_PCIE_FW_MASTER        0x7
1698 #define V_PCIE_FW_MASTER(x)     ((x) << S_PCIE_FW_MASTER)
1699 #define G_PCIE_FW_MASTER(x)     (((x) >> S_PCIE_FW_MASTER) & M_PCIE_FW_MASTER)
1700
1701 /******************************************************************************
1702  *   B I N A R Y   H E A D E R   F O R M A T
1703  **********************************************/
1704
1705 /*
1706  * firmware binary header format
1707  */
1708 struct fw_hdr {
1709         __u8    ver;
1710         __u8    chip;                   /* terminator chip family */
1711         __be16  len512;                 /* bin length in units of 512-bytes */
1712         __be32  fw_ver;                 /* firmware version */
1713         __be32  tp_microcode_ver;       /* tcp processor microcode version */
1714         __u8    intfver_nic;
1715         __u8    intfver_vnic;
1716         __u8    intfver_ofld;
1717         __u8    intfver_ri;
1718         __u8    intfver_iscsipdu;
1719         __u8    intfver_iscsi;
1720         __u8    intfver_fcoepdu;
1721         __u8    intfver_fcoe;
1722         __u32   reserved2;
1723         __u32   reserved3;
1724         __u32   magic;                  /* runtime or bootstrap fw */
1725         __be32  flags;
1726         __be32  reserved6[23];
1727 };
1728
1729 #define S_FW_HDR_FW_VER_MAJOR   24
1730 #define M_FW_HDR_FW_VER_MAJOR   0xff
1731 #define V_FW_HDR_FW_VER_MAJOR(x) \
1732         ((x) << S_FW_HDR_FW_VER_MAJOR)
1733 #define G_FW_HDR_FW_VER_MAJOR(x) \
1734         (((x) >> S_FW_HDR_FW_VER_MAJOR) & M_FW_HDR_FW_VER_MAJOR)
1735
1736 #define S_FW_HDR_FW_VER_MINOR   16
1737 #define M_FW_HDR_FW_VER_MINOR   0xff
1738 #define V_FW_HDR_FW_VER_MINOR(x) \
1739         ((x) << S_FW_HDR_FW_VER_MINOR)
1740 #define G_FW_HDR_FW_VER_MINOR(x) \
1741         (((x) >> S_FW_HDR_FW_VER_MINOR) & M_FW_HDR_FW_VER_MINOR)
1742
1743 #define S_FW_HDR_FW_VER_MICRO   8
1744 #define M_FW_HDR_FW_VER_MICRO   0xff
1745 #define V_FW_HDR_FW_VER_MICRO(x) \
1746         ((x) << S_FW_HDR_FW_VER_MICRO)
1747 #define G_FW_HDR_FW_VER_MICRO(x) \
1748         (((x) >> S_FW_HDR_FW_VER_MICRO) & M_FW_HDR_FW_VER_MICRO)
1749
1750 #define S_FW_HDR_FW_VER_BUILD   0
1751 #define M_FW_HDR_FW_VER_BUILD   0xff
1752 #define V_FW_HDR_FW_VER_BUILD(x) \
1753         ((x) << S_FW_HDR_FW_VER_BUILD)
1754 #define G_FW_HDR_FW_VER_BUILD(x) \
1755         (((x) >> S_FW_HDR_FW_VER_BUILD) & M_FW_HDR_FW_VER_BUILD)
1756
1757 #endif /* _T4FW_INTERFACE_H_ */