drivers/net/i40e/base/i40e_adminq_cmd.h

   1 /*******************************************************************************
   2
   3 Copyright (c) 2013 - 2015, Intel Corporation
   4 All rights reserved.
   5
   6 Redistribution and use in source and binary forms, with or without
   7 modification, are permitted provided that the following conditions are met:
   8
   9  1. Redistributions of source code must retain the above copyright notice,
  10     this list of conditions and the following disclaimer.
  11
  12  2. Redistributions in binary form must reproduce the above copyright
  13     notice, this list of conditions and the following disclaimer in the
  14     documentation and/or other materials provided with the distribution.
  15
  16  3. Neither the name of the Intel Corporation nor the names of its
  17     contributors may be used to endorse or promote products derived from
  18     this software without specific prior written permission.
  19
  20 THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21 AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22 IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23 ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  24 LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25 CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26 SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27 INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28 CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29 ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  30 POSSIBILITY OF SUCH DAMAGE.
  31
  32 ***************************************************************************/
  33
  34 #ifndef _I40E_ADMINQ_CMD_H_
  35 #define _I40E_ADMINQ_CMD_H_
  36
  37 /* This header file defines the i40e Admin Queue commands and is shared between
  38  * i40e Firmware and Software.
  39  *
  40  * This file needs to comply with the Linux Kernel coding style.
  41  */
  42
  43 #define I40E_FW_API_VERSION_MAJOR       0x0001
  44 #define I40E_FW_API_VERSION_MINOR       0x0005
  45
  46 struct i40e_aq_desc {
  47         __le16 flags;
  48         __le16 opcode;
  49         __le16 datalen;
  50         __le16 retval;
  51         __le32 cookie_high;
  52         __le32 cookie_low;
  53         union {
  54                 struct {
  55                         __le32 param0;
  56                         __le32 param1;
  57                         __le32 param2;
  58                         __le32 param3;
  59                 } internal;
  60                 struct {
  61                         __le32 param0;
  62                         __le32 param1;
  63                         __le32 addr_high;
  64                         __le32 addr_low;
  65                 } external;
  66                 u8 raw[16];
  67         } params;
  68 };
  69
  70 /* Flags sub-structure
  71  * |0  |1  |2  |3  |4  |5  |6  |7  |8  |9  |10 |11 |12 |13 |14 |15 |
  72  * |DD |CMP|ERR|VFE| * *  RESERVED * * |LB |RD |VFC|BUF|SI |EI |FE |
  73  */
  74
  75 /* command flags and offsets*/
  76 #define I40E_AQ_FLAG_DD_SHIFT   0
  77 #define I40E_AQ_FLAG_CMP_SHIFT  1
  78 #define I40E_AQ_FLAG_ERR_SHIFT  2
  79 #define I40E_AQ_FLAG_VFE_SHIFT  3
  80 #define I40E_AQ_FLAG_LB_SHIFT   9
  81 #define I40E_AQ_FLAG_RD_SHIFT   10
  82 #define I40E_AQ_FLAG_VFC_SHIFT  11
  83 #define I40E_AQ_FLAG_BUF_SHIFT  12
  84 #define I40E_AQ_FLAG_SI_SHIFT   13
  85 #define I40E_AQ_FLAG_EI_SHIFT   14
  86 #define I40E_AQ_FLAG_FE_SHIFT   15
  87
  88 #define I40E_AQ_FLAG_DD         (1 << I40E_AQ_FLAG_DD_SHIFT)  /* 0x1    */
  89 #define I40E_AQ_FLAG_CMP        (1 << I40E_AQ_FLAG_CMP_SHIFT) /* 0x2    */
  90 #define I40E_AQ_FLAG_ERR        (1 << I40E_AQ_FLAG_ERR_SHIFT) /* 0x4    */
  91 #define I40E_AQ_FLAG_VFE        (1 << I40E_AQ_FLAG_VFE_SHIFT) /* 0x8    */
  92 #define I40E_AQ_FLAG_LB         (1 << I40E_AQ_FLAG_LB_SHIFT)  /* 0x200  */
  93 #define I40E_AQ_FLAG_RD         (1 << I40E_AQ_FLAG_RD_SHIFT)  /* 0x400  */
  94 #define I40E_AQ_FLAG_VFC        (1 << I40E_AQ_FLAG_VFC_SHIFT) /* 0x800  */
  95 #define I40E_AQ_FLAG_BUF        (1 << I40E_AQ_FLAG_BUF_SHIFT) /* 0x1000 */
  96 #define I40E_AQ_FLAG_SI         (1 << I40E_AQ_FLAG_SI_SHIFT)  /* 0x2000 */
  97 #define I40E_AQ_FLAG_EI         (1 << I40E_AQ_FLAG_EI_SHIFT)  /* 0x4000 */
  98 #define I40E_AQ_FLAG_FE         (1 << I40E_AQ_FLAG_FE_SHIFT)  /* 0x8000 */
  99
 100 /* error codes */
 101 enum i40e_admin_queue_err {
 102         I40E_AQ_RC_OK           = 0,  /* success */
 103         I40E_AQ_RC_EPERM        = 1,  /* Operation not permitted */
 104         I40E_AQ_RC_ENOENT       = 2,  /* No such element */
 105         I40E_AQ_RC_ESRCH        = 3,  /* Bad opcode */
 106         I40E_AQ_RC_EINTR        = 4,  /* operation interrupted */
 107         I40E_AQ_RC_EIO          = 5,  /* I/O error */
 108         I40E_AQ_RC_ENXIO        = 6,  /* No such resource */
 109         I40E_AQ_RC_E2BIG        = 7,  /* Arg too long */
 110         I40E_AQ_RC_EAGAIN       = 8,  /* Try again */
 111         I40E_AQ_RC_ENOMEM       = 9,  /* Out of memory */
 112         I40E_AQ_RC_EACCES       = 10, /* Permission denied */
 113         I40E_AQ_RC_EFAULT       = 11, /* Bad address */
 114         I40E_AQ_RC_EBUSY        = 12, /* Device or resource busy */
 115         I40E_AQ_RC_EEXIST       = 13, /* object already exists */
 116         I40E_AQ_RC_EINVAL       = 14, /* Invalid argument */
 117         I40E_AQ_RC_ENOTTY       = 15, /* Not a typewriter */
 118         I40E_AQ_RC_ENOSPC       = 16, /* No space left or alloc failure */
 119         I40E_AQ_RC_ENOSYS       = 17, /* Function not implemented */
 120         I40E_AQ_RC_ERANGE       = 18, /* Parameter out of range */
 121         I40E_AQ_RC_EFLUSHED     = 19, /* Cmd flushed due to prev cmd error */
 122         I40E_AQ_RC_BAD_ADDR     = 20, /* Descriptor contains a bad pointer */
 123         I40E_AQ_RC_EMODE        = 21, /* Op not allowed in current dev mode */
 124         I40E_AQ_RC_EFBIG        = 22, /* File too large */
 125 };
 126
 127 /* Admin Queue command opcodes */
 128 enum i40e_admin_queue_opc {
 129         /* aq commands */
 130         i40e_aqc_opc_get_version        = 0x0001,
 131         i40e_aqc_opc_driver_version     = 0x0002,
 132         i40e_aqc_opc_queue_shutdown     = 0x0003,
 133         i40e_aqc_opc_set_pf_context     = 0x0004,
 134
 135         /* resource ownership */
 136         i40e_aqc_opc_request_resource   = 0x0008,
 137         i40e_aqc_opc_release_resource   = 0x0009,
 138
 139         i40e_aqc_opc_list_func_capabilities     = 0x000A,
 140         i40e_aqc_opc_list_dev_capabilities      = 0x000B,
 141
 142         /* Proxy commands */
 143         i40e_aqc_opc_set_proxy_config           = 0x0104,
 144         i40e_aqc_opc_set_ns_proxy_table_entry   = 0x0105,
 145
 146         /* LAA */
 147         i40e_aqc_opc_mac_address_read   = 0x0107,
 148         i40e_aqc_opc_mac_address_write  = 0x0108,
 149
 150         /* PXE */
 151         i40e_aqc_opc_clear_pxe_mode     = 0x0110,
 152
 153         /* WoL commands */
 154         i40e_aqc_opc_set_wol_filter     = 0x0120,
 155         i40e_aqc_opc_get_wake_reason    = 0x0121,
 156         i40e_aqc_opc_clear_all_wol_filters = 0x025E,
 157
 158         /* internal switch commands */
 159         i40e_aqc_opc_get_switch_config          = 0x0200,
 160         i40e_aqc_opc_add_statistics             = 0x0201,
 161         i40e_aqc_opc_remove_statistics          = 0x0202,
 162         i40e_aqc_opc_set_port_parameters        = 0x0203,
 163         i40e_aqc_opc_get_switch_resource_alloc  = 0x0204,
 164         i40e_aqc_opc_set_switch_config          = 0x0205,
 165         i40e_aqc_opc_rx_ctl_reg_read            = 0x0206,
 166         i40e_aqc_opc_rx_ctl_reg_write           = 0x0207,
 167
 168         i40e_aqc_opc_add_vsi                    = 0x0210,
 169         i40e_aqc_opc_update_vsi_parameters      = 0x0211,
 170         i40e_aqc_opc_get_vsi_parameters         = 0x0212,
 171
 172         i40e_aqc_opc_add_pv                     = 0x0220,
 173         i40e_aqc_opc_update_pv_parameters       = 0x0221,
 174         i40e_aqc_opc_get_pv_parameters          = 0x0222,
 175
 176         i40e_aqc_opc_add_veb                    = 0x0230,
 177         i40e_aqc_opc_update_veb_parameters      = 0x0231,
 178         i40e_aqc_opc_get_veb_parameters         = 0x0232,
 179
 180         i40e_aqc_opc_delete_element             = 0x0243,
 181
 182         i40e_aqc_opc_add_macvlan                = 0x0250,
 183         i40e_aqc_opc_remove_macvlan             = 0x0251,
 184         i40e_aqc_opc_add_vlan                   = 0x0252,
 185         i40e_aqc_opc_remove_vlan                = 0x0253,
 186         i40e_aqc_opc_set_vsi_promiscuous_modes  = 0x0254,
 187         i40e_aqc_opc_add_tag                    = 0x0255,
 188         i40e_aqc_opc_remove_tag                 = 0x0256,
 189         i40e_aqc_opc_add_multicast_etag         = 0x0257,
 190         i40e_aqc_opc_remove_multicast_etag      = 0x0258,
 191         i40e_aqc_opc_update_tag                 = 0x0259,
 192         i40e_aqc_opc_add_control_packet_filter  = 0x025A,
 193         i40e_aqc_opc_remove_control_packet_filter       = 0x025B,
 194         i40e_aqc_opc_add_cloud_filters          = 0x025C,
 195         i40e_aqc_opc_remove_cloud_filters       = 0x025D,
 196         i40e_aqc_opc_clear_wol_switch_filters   = 0x025E,
 197         i40e_aqc_opc_replace_cloud_filters      = 0x025F,
 198
 199         i40e_aqc_opc_add_mirror_rule    = 0x0260,
 200         i40e_aqc_opc_delete_mirror_rule = 0x0261,
 201
 202         /* Dynamic Device Personalization */
 203         i40e_aqc_opc_write_personalization_profile      = 0x0270,
 204         i40e_aqc_opc_get_personalization_profile_list   = 0x0271,
 205
 206         /* DCB commands */
 207         i40e_aqc_opc_dcb_ignore_pfc     = 0x0301,
 208         i40e_aqc_opc_dcb_updated        = 0x0302,
 209
 210         /* TX scheduler */
 211         i40e_aqc_opc_configure_vsi_bw_limit             = 0x0400,
 212         i40e_aqc_opc_configure_vsi_ets_sla_bw_limit     = 0x0406,
 213         i40e_aqc_opc_configure_vsi_tc_bw                = 0x0407,
 214         i40e_aqc_opc_query_vsi_bw_config                = 0x0408,
 215         i40e_aqc_opc_query_vsi_ets_sla_config           = 0x040A,
 216         i40e_aqc_opc_configure_switching_comp_bw_limit  = 0x0410,
 217
 218         i40e_aqc_opc_enable_switching_comp_ets                  = 0x0413,
 219         i40e_aqc_opc_modify_switching_comp_ets                  = 0x0414,
 220         i40e_aqc_opc_disable_switching_comp_ets                 = 0x0415,
 221         i40e_aqc_opc_configure_switching_comp_ets_bw_limit      = 0x0416,
 222         i40e_aqc_opc_configure_switching_comp_bw_config         = 0x0417,
 223         i40e_aqc_opc_query_switching_comp_ets_config            = 0x0418,
 224         i40e_aqc_opc_query_port_ets_config                      = 0x0419,
 225         i40e_aqc_opc_query_switching_comp_bw_config             = 0x041A,
 226         i40e_aqc_opc_suspend_port_tx                            = 0x041B,
 227         i40e_aqc_opc_resume_port_tx                             = 0x041C,
 228         i40e_aqc_opc_configure_partition_bw                     = 0x041D,
 229         /* hmc */
 230         i40e_aqc_opc_query_hmc_resource_profile = 0x0500,
 231         i40e_aqc_opc_set_hmc_resource_profile   = 0x0501,
 232
 233         /* phy commands*/
 234         i40e_aqc_opc_get_phy_abilities          = 0x0600,
 235         i40e_aqc_opc_set_phy_config             = 0x0601,
 236         i40e_aqc_opc_set_mac_config             = 0x0603,
 237         i40e_aqc_opc_set_link_restart_an        = 0x0605,
 238         i40e_aqc_opc_get_link_status            = 0x0607,
 239         i40e_aqc_opc_set_phy_int_mask           = 0x0613,
 240         i40e_aqc_opc_get_local_advt_reg         = 0x0614,
 241         i40e_aqc_opc_set_local_advt_reg         = 0x0615,
 242         i40e_aqc_opc_get_partner_advt           = 0x0616,
 243         i40e_aqc_opc_set_lb_modes               = 0x0618,
 244         i40e_aqc_opc_get_phy_wol_caps           = 0x0621,
 245         i40e_aqc_opc_set_phy_debug              = 0x0622,
 246         i40e_aqc_opc_upload_ext_phy_fm          = 0x0625,
 247         i40e_aqc_opc_run_phy_activity           = 0x0626,
 248
 249         /* NVM commands */
 250         i40e_aqc_opc_nvm_read                   = 0x0701,
 251         i40e_aqc_opc_nvm_erase                  = 0x0702,
 252         i40e_aqc_opc_nvm_update                 = 0x0703,
 253         i40e_aqc_opc_nvm_config_read            = 0x0704,
 254         i40e_aqc_opc_nvm_config_write           = 0x0705,
 255         i40e_aqc_opc_oem_post_update            = 0x0720,
 256         i40e_aqc_opc_thermal_sensor             = 0x0721,
 257
 258         /* virtualization commands */
 259         i40e_aqc_opc_send_msg_to_pf             = 0x0801,
 260         i40e_aqc_opc_send_msg_to_vf             = 0x0802,
 261         i40e_aqc_opc_send_msg_to_peer           = 0x0803,
 262
 263         /* alternate structure */
 264         i40e_aqc_opc_alternate_write            = 0x0900,
 265         i40e_aqc_opc_alternate_write_indirect   = 0x0901,
 266         i40e_aqc_opc_alternate_read             = 0x0902,
 267         i40e_aqc_opc_alternate_read_indirect    = 0x0903,
 268         i40e_aqc_opc_alternate_write_done       = 0x0904,
 269         i40e_aqc_opc_alternate_set_mode         = 0x0905,
 270         i40e_aqc_opc_alternate_clear_port       = 0x0906,
 271
 272         /* LLDP commands */
 273         i40e_aqc_opc_lldp_get_mib       = 0x0A00,
 274         i40e_aqc_opc_lldp_update_mib    = 0x0A01,
 275         i40e_aqc_opc_lldp_add_tlv       = 0x0A02,
 276         i40e_aqc_opc_lldp_update_tlv    = 0x0A03,
 277         i40e_aqc_opc_lldp_delete_tlv    = 0x0A04,
 278         i40e_aqc_opc_lldp_stop          = 0x0A05,
 279         i40e_aqc_opc_lldp_start         = 0x0A06,
 280         i40e_aqc_opc_get_cee_dcb_cfg    = 0x0A07,
 281         i40e_aqc_opc_lldp_set_local_mib = 0x0A08,
 282         i40e_aqc_opc_lldp_stop_start_spec_agent = 0x0A09,
 283
 284         /* Tunnel commands */
 285         i40e_aqc_opc_add_udp_tunnel     = 0x0B00,
 286         i40e_aqc_opc_del_udp_tunnel     = 0x0B01,
 287         i40e_aqc_opc_set_rss_key        = 0x0B02,
 288         i40e_aqc_opc_set_rss_lut        = 0x0B03,
 289         i40e_aqc_opc_get_rss_key        = 0x0B04,
 290         i40e_aqc_opc_get_rss_lut        = 0x0B05,
 291
 292         /* Async Events */
 293         i40e_aqc_opc_event_lan_overflow         = 0x1001,
 294
 295         /* OEM commands */
 296         i40e_aqc_opc_oem_parameter_change       = 0xFE00,
 297         i40e_aqc_opc_oem_device_status_change   = 0xFE01,
 298         i40e_aqc_opc_oem_ocsd_initialize        = 0xFE02,
 299         i40e_aqc_opc_oem_ocbb_initialize        = 0xFE03,
 300
 301         /* debug commands */
 302         i40e_aqc_opc_debug_read_reg             = 0xFF03,
 303         i40e_aqc_opc_debug_write_reg            = 0xFF04,
 304         i40e_aqc_opc_debug_modify_reg           = 0xFF07,
 305         i40e_aqc_opc_debug_dump_internals       = 0xFF08,
 306 };
 307
 308 /* command structures and indirect data structures */
 309
 310 /* Structure naming conventions:
 311  * - no suffix for direct command descriptor structures
 312  * - _data for indirect sent data
 313  * - _resp for indirect return data (data which is both will use _data)
 314  * - _completion for direct return data
 315  * - _element_ for repeated elements (may also be _data or _resp)
 316  *
 317  * Command structures are expected to overlay the params.raw member of the basic
 318  * descriptor, and as such cannot exceed 16 bytes in length.
 319  */
 320
 321 /* This macro is used to generate a compilation error if a structure
 322  * is not exactly the correct length. It gives a divide by zero error if the
 323  * structure is not of the correct size, otherwise it creates an enum that is
 324  * never used.
 325  */
 326 #define I40E_CHECK_STRUCT_LEN(n, X) enum i40e_static_assert_enum_##X \
 327         { i40e_static_assert_##X = (n)/((sizeof(struct X) == (n)) ? 1 : 0) }
 328
 329 /* This macro is used extensively to ensure that command structures are 16
 330  * bytes in length as they have to map to the raw array of that size.
 331  */
 332 #define I40E_CHECK_CMD_LENGTH(X)        I40E_CHECK_STRUCT_LEN(16, X)
 333
 334 /* internal (0x00XX) commands */
 335
 336 /* Get version (direct 0x0001) */
 337 struct i40e_aqc_get_version {
 338         __le32 rom_ver;
 339         __le32 fw_build;
 340         __le16 fw_major;
 341         __le16 fw_minor;
 342         __le16 api_major;
 343         __le16 api_minor;
 344 };
 345
 346 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_version);
 347
 348 /* Send driver version (indirect 0x0002) */
 349 struct i40e_aqc_driver_version {
 350         u8      driver_major_ver;
 351         u8      driver_minor_ver;
 352         u8      driver_build_ver;
 353         u8      driver_subbuild_ver;
 354         u8      reserved[4];
 355         __le32  address_high;
 356         __le32  address_low;
 357 };
 358
 359 I40E_CHECK_CMD_LENGTH(i40e_aqc_driver_version);
 360
 361 /* Queue Shutdown (direct 0x0003) */
 362 struct i40e_aqc_queue_shutdown {
 363         __le32  driver_unloading;
 364 #define I40E_AQ_DRIVER_UNLOADING        0x1
 365         u8      reserved[12];
 366 };
 367
 368 I40E_CHECK_CMD_LENGTH(i40e_aqc_queue_shutdown);
 369
 370 /* Set PF context (0x0004, direct) */
 371 struct i40e_aqc_set_pf_context {
 372         u8      pf_id;
 373         u8      reserved[15];
 374 };
 375
 376 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_pf_context);
 377
 378 /* Request resource ownership (direct 0x0008)
 379  * Release resource ownership (direct 0x0009)
 380  */
 381 #define I40E_AQ_RESOURCE_NVM                    1
 382 #define I40E_AQ_RESOURCE_SDP                    2
 383 #define I40E_AQ_RESOURCE_ACCESS_READ            1
 384 #define I40E_AQ_RESOURCE_ACCESS_WRITE           2
 385 #define I40E_AQ_RESOURCE_NVM_READ_TIMEOUT       3000
 386 #define I40E_AQ_RESOURCE_NVM_WRITE_TIMEOUT      180000
 387
 388 struct i40e_aqc_request_resource {
 389         __le16  resource_id;
 390         __le16  access_type;
 391         __le32  timeout;
 392         __le32  resource_number;
 393         u8      reserved[4];
 394 };
 395
 396 I40E_CHECK_CMD_LENGTH(i40e_aqc_request_resource);
 397
 398 /* Get function capabilities (indirect 0x000A)
 399  * Get device capabilities (indirect 0x000B)
 400  */
 401 struct i40e_aqc_list_capabilites {
 402         u8 command_flags;
 403 #define I40E_AQ_LIST_CAP_PF_INDEX_EN    1
 404         u8 pf_index;
 405         u8 reserved[2];
 406         __le32 count;
 407         __le32 addr_high;
 408         __le32 addr_low;
 409 };
 410
 411 I40E_CHECK_CMD_LENGTH(i40e_aqc_list_capabilites);
 412
 413 struct i40e_aqc_list_capabilities_element_resp {
 414         __le16  id;
 415         u8      major_rev;
 416         u8      minor_rev;
 417         __le32  number;
 418         __le32  logical_id;
 419         __le32  phys_id;
 420         u8      reserved[16];
 421 };
 422
 423 /* list of caps */
 424
 425 #define I40E_AQ_CAP_ID_SWITCH_MODE      0x0001
 426 #define I40E_AQ_CAP_ID_MNG_MODE         0x0002
 427 #define I40E_AQ_CAP_ID_NPAR_ACTIVE      0x0003
 428 #define I40E_AQ_CAP_ID_OS2BMC_CAP       0x0004
 429 #define I40E_AQ_CAP_ID_FUNCTIONS_VALID  0x0005
 430 #define I40E_AQ_CAP_ID_ALTERNATE_RAM    0x0006
 431 #define I40E_AQ_CAP_ID_WOL_AND_PROXY    0x0008
 432 #define I40E_AQ_CAP_ID_SRIOV            0x0012
 433 #define I40E_AQ_CAP_ID_VF               0x0013
 434 #define I40E_AQ_CAP_ID_VMDQ             0x0014
 435 #define I40E_AQ_CAP_ID_8021QBG          0x0015
 436 #define I40E_AQ_CAP_ID_8021QBR          0x0016
 437 #define I40E_AQ_CAP_ID_VSI              0x0017
 438 #define I40E_AQ_CAP_ID_DCB              0x0018
 439 #define I40E_AQ_CAP_ID_FCOE             0x0021
 440 #define I40E_AQ_CAP_ID_ISCSI            0x0022
 441 #define I40E_AQ_CAP_ID_RSS              0x0040
 442 #define I40E_AQ_CAP_ID_RXQ              0x0041
 443 #define I40E_AQ_CAP_ID_TXQ              0x0042
 444 #define I40E_AQ_CAP_ID_MSIX             0x0043
 445 #define I40E_AQ_CAP_ID_VF_MSIX          0x0044
 446 #define I40E_AQ_CAP_ID_FLOW_DIRECTOR    0x0045
 447 #define I40E_AQ_CAP_ID_1588             0x0046
 448 #define I40E_AQ_CAP_ID_IWARP            0x0051
 449 #define I40E_AQ_CAP_ID_LED              0x0061
 450 #define I40E_AQ_CAP_ID_SDP              0x0062
 451 #define I40E_AQ_CAP_ID_MDIO             0x0063
 452 #define I40E_AQ_CAP_ID_WSR_PROT         0x0064
 453 #define I40E_AQ_CAP_ID_NVM_MGMT         0x0080
 454 #define I40E_AQ_CAP_ID_FLEX10           0x00F1
 455 #define I40E_AQ_CAP_ID_CEM              0x00F2
 456
 457 /* Set CPPM Configuration (direct 0x0103) */
 458 struct i40e_aqc_cppm_configuration {
 459         __le16  command_flags;
 460 #define I40E_AQ_CPPM_EN_LTRC    0x0800
 461 #define I40E_AQ_CPPM_EN_DMCTH   0x1000
 462 #define I40E_AQ_CPPM_EN_DMCTLX  0x2000
 463 #define I40E_AQ_CPPM_EN_HPTC    0x4000
 464 #define I40E_AQ_CPPM_EN_DMARC   0x8000
 465         __le16  ttlx;
 466         __le32  dmacr;
 467         __le16  dmcth;
 468         u8      hptc;
 469         u8      reserved;
 470         __le32  pfltrc;
 471 };
 472
 473 I40E_CHECK_CMD_LENGTH(i40e_aqc_cppm_configuration);
 474
 475 /* Set ARP Proxy command / response (indirect 0x0104) */
 476 struct i40e_aqc_arp_proxy_data {
 477         __le16  command_flags;
 478 #define I40E_AQ_ARP_INIT_IPV4   0x0800
 479 #define I40E_AQ_ARP_UNSUP_CTL   0x1000
 480 #define I40E_AQ_ARP_ENA         0x2000
 481 #define I40E_AQ_ARP_ADD_IPV4    0x4000
 482 #define I40E_AQ_ARP_DEL_IPV4    0x8000
 483         __le16  table_id;
 484         __le32  enabled_offloads;
 485 #define I40E_AQ_ARP_DIRECTED_OFFLOAD_ENABLE     0x00000020
 486 #define I40E_AQ_ARP_OFFLOAD_ENABLE              0x00000800
 487         __le32  ip_addr;
 488         u8      mac_addr[6];
 489         u8      reserved[2];
 490 };
 491
 492 I40E_CHECK_STRUCT_LEN(0x14, i40e_aqc_arp_proxy_data);
 493
 494 /* Set NS Proxy Table Entry Command (indirect 0x0105) */
 495 struct i40e_aqc_ns_proxy_data {
 496         __le16  table_idx_mac_addr_0;
 497         __le16  table_idx_mac_addr_1;
 498         __le16  table_idx_ipv6_0;
 499         __le16  table_idx_ipv6_1;
 500         __le16  control;
 501 #define I40E_AQ_NS_PROXY_ADD_0          0x0001
 502 #define I40E_AQ_NS_PROXY_DEL_0          0x0002
 503 #define I40E_AQ_NS_PROXY_ADD_1          0x0004
 504 #define I40E_AQ_NS_PROXY_DEL_1          0x0008
 505 #define I40E_AQ_NS_PROXY_ADD_IPV6_0     0x0010
 506 #define I40E_AQ_NS_PROXY_DEL_IPV6_0     0x0020
 507 #define I40E_AQ_NS_PROXY_ADD_IPV6_1     0x0040
 508 #define I40E_AQ_NS_PROXY_DEL_IPV6_1     0x0080
 509 #define I40E_AQ_NS_PROXY_COMMAND_SEQ    0x0100
 510 #define I40E_AQ_NS_PROXY_INIT_IPV6_TBL  0x0200
 511 #define I40E_AQ_NS_PROXY_INIT_MAC_TBL   0x0400
 512 #define I40E_AQ_NS_PROXY_OFFLOAD_ENABLE 0x0800
 513 #define I40E_AQ_NS_PROXY_DIRECTED_OFFLOAD_ENABLE        0x1000
 514         u8      mac_addr_0[6];
 515         u8      mac_addr_1[6];
 516         u8      local_mac_addr[6];
 517         u8      ipv6_addr_0[16]; /* Warning! spec specifies BE byte order */
 518         u8      ipv6_addr_1[16];
 519 };
 520
 521 I40E_CHECK_STRUCT_LEN(0x3c, i40e_aqc_ns_proxy_data);
 522
 523 /* Manage LAA Command (0x0106) - obsolete */
 524 struct i40e_aqc_mng_laa {
 525         __le16  command_flags;
 526 #define I40E_AQ_LAA_FLAG_WR     0x8000
 527         u8      reserved[2];
 528         __le32  sal;
 529         __le16  sah;
 530         u8      reserved2[6];
 531 };
 532
 533 I40E_CHECK_CMD_LENGTH(i40e_aqc_mng_laa);
 534
 535 /* Manage MAC Address Read Command (indirect 0x0107) */
 536 struct i40e_aqc_mac_address_read {
 537         __le16  command_flags;
 538 #define I40E_AQC_LAN_ADDR_VALID         0x10
 539 #define I40E_AQC_SAN_ADDR_VALID         0x20
 540 #define I40E_AQC_PORT_ADDR_VALID        0x40
 541 #define I40E_AQC_WOL_ADDR_VALID         0x80
 542 #define I40E_AQC_MC_MAG_EN_VALID        0x100
 543 #define I40E_AQC_WOL_PRESERVE_STATUS    0x200
 544 #define I40E_AQC_ADDR_VALID_MASK        0x3F0
 545         u8      reserved[6];
 546         __le32  addr_high;
 547         __le32  addr_low;
 548 };
 549
 550 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_read);
 551
 552 struct i40e_aqc_mac_address_read_data {
 553         u8 pf_lan_mac[6];
 554         u8 pf_san_mac[6];
 555         u8 port_mac[6];
 556         u8 pf_wol_mac[6];
 557 };
 558
 559 I40E_CHECK_STRUCT_LEN(24, i40e_aqc_mac_address_read_data);
 560
 561 /* Manage MAC Address Write Command (0x0108) */
 562 struct i40e_aqc_mac_address_write {
 563         __le16  command_flags;
 564 #define I40E_AQC_MC_MAG_EN              0x0100
 565 #define I40E_AQC_WOL_PRESERVE_ON_PFR    0x0200
 566 #define I40E_AQC_WRITE_TYPE_LAA_ONLY    0x0000
 567 #define I40E_AQC_WRITE_TYPE_LAA_WOL     0x4000
 568 #define I40E_AQC_WRITE_TYPE_PORT        0x8000
 569 #define I40E_AQC_WRITE_TYPE_UPDATE_MC_MAG       0xC000
 570 #define I40E_AQC_WRITE_TYPE_MASK        0xC000
 571
 572         __le16  mac_sah;
 573         __le32  mac_sal;
 574         u8      reserved[8];
 575 };
 576
 577 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_write);
 578
 579 /* PXE commands (0x011x) */
 580
 581 /* Clear PXE Command and response  (direct 0x0110) */
 582 struct i40e_aqc_clear_pxe {
 583         u8      rx_cnt;
 584         u8      reserved[15];
 585 };
 586
 587 I40E_CHECK_CMD_LENGTH(i40e_aqc_clear_pxe);
 588
 589 /* Set WoL Filter (0x0120) */
 590
 591 struct i40e_aqc_set_wol_filter {
 592         __le16 filter_index;
 593 #define I40E_AQC_MAX_NUM_WOL_FILTERS    8
 594 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT        15
 595 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_MASK (0x1 << \
 596                 I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT)
 597
 598 #define I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT             0
 599 #define I40E_AQC_SET_WOL_FILTER_INDEX_MASK      (0x7 << \
 600                 I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT)
 601         __le16 cmd_flags;
 602 #define I40E_AQC_SET_WOL_FILTER                         0x8000
 603 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_WOL              0x4000
 604 #define I40E_AQC_SET_WOL_FILTER_WOL_PRESERVE_ON_PFR     0x2000
 605 #define I40E_AQC_SET_WOL_FILTER_ACTION_CLEAR            0
 606 #define I40E_AQC_SET_WOL_FILTER_ACTION_SET              1
 607         __le16 valid_flags;
 608 #define I40E_AQC_SET_WOL_FILTER_ACTION_VALID            0x8000
 609 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_ACTION_VALID     0x4000
 610         u8 reserved[2];
 611         __le32  address_high;
 612         __le32  address_low;
 613 };
 614
 615 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_wol_filter);
 616
 617 struct i40e_aqc_set_wol_filter_data {
 618         u8 filter[128];
 619         u8 mask[16];
 620 };
 621
 622 I40E_CHECK_STRUCT_LEN(0x90, i40e_aqc_set_wol_filter_data);
 623
 624 /* Get Wake Reason (0x0121) */
 625
 626 struct i40e_aqc_get_wake_reason_completion {
 627         u8 reserved_1[2];
 628         __le16 wake_reason;
 629 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT      0
 630 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_MASK (0xFF << \
 631                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT)
 632 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT   8
 633 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_MASK    (0xFF << \
 634                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT)
 635         u8 reserved_2[12];
 636 };
 637
 638 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_wake_reason_completion);
 639
 640 /* Switch configuration commands (0x02xx) */
 641
 642 /* Used by many indirect commands that only pass an seid and a buffer in the
 643  * command
 644  */
 645 struct i40e_aqc_switch_seid {
 646         __le16  seid;
 647         u8      reserved[6];
 648         __le32  addr_high;
 649         __le32  addr_low;
 650 };
 651
 652 I40E_CHECK_CMD_LENGTH(i40e_aqc_switch_seid);
 653
 654 /* Get Switch Configuration command (indirect 0x0200)
 655  * uses i40e_aqc_switch_seid for the descriptor
 656  */
 657 struct i40e_aqc_get_switch_config_header_resp {
 658         __le16  num_reported;
 659         __le16  num_total;
 660         u8      reserved[12];
 661 };
 662
 663 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_config_header_resp);
 664
 665 struct i40e_aqc_switch_config_element_resp {
 666         u8      element_type;
 667 #define I40E_AQ_SW_ELEM_TYPE_MAC        1
 668 #define I40E_AQ_SW_ELEM_TYPE_PF         2
 669 #define I40E_AQ_SW_ELEM_TYPE_VF         3
 670 #define I40E_AQ_SW_ELEM_TYPE_EMP        4
 671 #define I40E_AQ_SW_ELEM_TYPE_BMC        5
 672 #define I40E_AQ_SW_ELEM_TYPE_PV         16
 673 #define I40E_AQ_SW_ELEM_TYPE_VEB        17
 674 #define I40E_AQ_SW_ELEM_TYPE_PA         18
 675 #define I40E_AQ_SW_ELEM_TYPE_VSI        19
 676         u8      revision;
 677 #define I40E_AQ_SW_ELEM_REV_1           1
 678         __le16  seid;
 679         __le16  uplink_seid;
 680         __le16  downlink_seid;
 681         u8      reserved[3];
 682         u8      connection_type;
 683 #define I40E_AQ_CONN_TYPE_REGULAR       0x1
 684 #define I40E_AQ_CONN_TYPE_DEFAULT       0x2
 685 #define I40E_AQ_CONN_TYPE_CASCADED      0x3
 686         __le16  scheduler_id;
 687         __le16  element_info;
 688 };
 689
 690 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_config_element_resp);
 691
 692 /* Get Switch Configuration (indirect 0x0200)
 693  *    an array of elements are returned in the response buffer
 694  *    the first in the array is the header, remainder are elements
 695  */
 696 struct i40e_aqc_get_switch_config_resp {
 697         struct i40e_aqc_get_switch_config_header_resp   header;
 698         struct i40e_aqc_switch_config_element_resp      element[1];
 699 };
 700
 701 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_switch_config_resp);
 702
 703 /* Add Statistics (direct 0x0201)
 704  * Remove Statistics (direct 0x0202)
 705  */
 706 struct i40e_aqc_add_remove_statistics {
 707         __le16  seid;
 708         __le16  vlan;
 709         __le16  stat_index;
 710         u8      reserved[10];
 711 };
 712
 713 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_statistics);
 714
 715 /* Set Port Parameters command (direct 0x0203) */
 716 struct i40e_aqc_set_port_parameters {
 717         __le16  command_flags;
 718 #define I40E_AQ_SET_P_PARAMS_SAVE_BAD_PACKETS   1
 719 #define I40E_AQ_SET_P_PARAMS_PAD_SHORT_PACKETS  2 /* must set! */
 720 #define I40E_AQ_SET_P_PARAMS_DOUBLE_VLAN_ENA    4
 721         __le16  bad_frame_vsi;
 722 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_SHIFT  0x0
 723 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_MASK   0x3FF
 724         __le16  default_seid;        /* reserved for command */
 725         u8      reserved[10];
 726 };
 727
 728 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_port_parameters);
 729
 730 /* Get Switch Resource Allocation (indirect 0x0204) */
 731 struct i40e_aqc_get_switch_resource_alloc {
 732         u8      num_entries;         /* reserved for command */
 733         u8      reserved[7];
 734         __le32  addr_high;
 735         __le32  addr_low;
 736 };
 737
 738 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_resource_alloc);
 739
 740 /* expect an array of these structs in the response buffer */
 741 struct i40e_aqc_switch_resource_alloc_element_resp {
 742         u8      resource_type;
 743 #define I40E_AQ_RESOURCE_TYPE_VEB               0x0
 744 #define I40E_AQ_RESOURCE_TYPE_VSI               0x1
 745 #define I40E_AQ_RESOURCE_TYPE_MACADDR           0x2
 746 #define I40E_AQ_RESOURCE_TYPE_STAG              0x3
 747 #define I40E_AQ_RESOURCE_TYPE_ETAG              0x4
 748 #define I40E_AQ_RESOURCE_TYPE_MULTICAST_HASH    0x5
 749 #define I40E_AQ_RESOURCE_TYPE_UNICAST_HASH      0x6
 750 #define I40E_AQ_RESOURCE_TYPE_VLAN              0x7
 751 #define I40E_AQ_RESOURCE_TYPE_VSI_LIST_ENTRY    0x8
 752 #define I40E_AQ_RESOURCE_TYPE_ETAG_LIST_ENTRY   0x9
 753 #define I40E_AQ_RESOURCE_TYPE_VLAN_STAT_POOL    0xA
 754 #define I40E_AQ_RESOURCE_TYPE_MIRROR_RULE       0xB
 755 #define I40E_AQ_RESOURCE_TYPE_QUEUE_SETS        0xC
 756 #define I40E_AQ_RESOURCE_TYPE_VLAN_FILTERS      0xD
 757 #define I40E_AQ_RESOURCE_TYPE_INNER_MAC_FILTERS 0xF
 758 #define I40E_AQ_RESOURCE_TYPE_IP_FILTERS        0x10
 759 #define I40E_AQ_RESOURCE_TYPE_GRE_VN_KEYS       0x11
 760 #define I40E_AQ_RESOURCE_TYPE_VN2_KEYS          0x12
 761 #define I40E_AQ_RESOURCE_TYPE_TUNNEL_PORTS      0x13
 762         u8      reserved1;
 763         __le16  guaranteed;
 764         __le16  total;
 765         __le16  used;
 766         __le16  total_unalloced;
 767         u8      reserved2[6];
 768 };
 769
 770 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_resource_alloc_element_resp);
 771
 772 /* Set Switch Configuration (direct 0x0205) */
 773 struct i40e_aqc_set_switch_config {
 774         __le16  flags;
 775 /* flags used for both fields below */
 776 #define I40E_AQ_SET_SWITCH_CFG_PROMISC          0x0001
 777 #define I40E_AQ_SET_SWITCH_CFG_L2_FILTER        0x0002
 778 #define I40E_AQ_SET_SWITCH_CFG_HW_ATR_EVICT     0x0004
 779         __le16  valid_flags;
 780         u8      reserved[12];
 781 };
 782
 783 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_switch_config);
 784
 785 /* Read Receive control registers  (direct 0x0206)
 786  * Write Receive control registers (direct 0x0207)
 787  *     used for accessing Rx control registers that can be
 788  *     slow and need special handling when under high Rx load
 789  */
 790 struct i40e_aqc_rx_ctl_reg_read_write {
 791         __le32 reserved1;
 792         __le32 address;
 793         __le32 reserved2;
 794         __le32 value;
 795 };
 796
 797 I40E_CHECK_CMD_LENGTH(i40e_aqc_rx_ctl_reg_read_write);
 798
 799 /* Add VSI (indirect 0x0210)
 800  *    this indirect command uses struct i40e_aqc_vsi_properties_data
 801  *    as the indirect buffer (128 bytes)
 802  *
 803  * Update VSI (indirect 0x211)
 804  *     uses the same data structure as Add VSI
 805  *
 806  * Get VSI (indirect 0x0212)
 807  *     uses the same completion and data structure as Add VSI
 808  */
 809 struct i40e_aqc_add_get_update_vsi {
 810         __le16  uplink_seid;
 811         u8      connection_type;
 812 #define I40E_AQ_VSI_CONN_TYPE_NORMAL    0x1
 813 #define I40E_AQ_VSI_CONN_TYPE_DEFAULT   0x2
 814 #define I40E_AQ_VSI_CONN_TYPE_CASCADED  0x3
 815         u8      reserved1;
 816         u8      vf_id;
 817         u8      reserved2;
 818         __le16  vsi_flags;
 819 #define I40E_AQ_VSI_TYPE_SHIFT          0x0
 820 #define I40E_AQ_VSI_TYPE_MASK           (0x3 << I40E_AQ_VSI_TYPE_SHIFT)
 821 #define I40E_AQ_VSI_TYPE_VF             0x0
 822 #define I40E_AQ_VSI_TYPE_VMDQ2          0x1
 823 #define I40E_AQ_VSI_TYPE_PF             0x2
 824 #define I40E_AQ_VSI_TYPE_EMP_MNG        0x3
 825 #define I40E_AQ_VSI_FLAG_CASCADED_PV    0x4
 826         __le32  addr_high;
 827         __le32  addr_low;
 828 };
 829
 830 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi);
 831
 832 struct i40e_aqc_add_get_update_vsi_completion {
 833         __le16 seid;
 834         __le16 vsi_number;
 835         __le16 vsi_used;
 836         __le16 vsi_free;
 837         __le32 addr_high;
 838         __le32 addr_low;
 839 };
 840
 841 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi_completion);
 842
 843 struct i40e_aqc_vsi_properties_data {
 844         /* first 96 byte are written by SW */
 845         __le16  valid_sections;
 846 #define I40E_AQ_VSI_PROP_SWITCH_VALID           0x0001
 847 #define I40E_AQ_VSI_PROP_SECURITY_VALID         0x0002
 848 #define I40E_AQ_VSI_PROP_VLAN_VALID             0x0004
 849 #define I40E_AQ_VSI_PROP_CAS_PV_VALID           0x0008
 850 #define I40E_AQ_VSI_PROP_INGRESS_UP_VALID       0x0010
 851 #define I40E_AQ_VSI_PROP_EGRESS_UP_VALID        0x0020
 852 #define I40E_AQ_VSI_PROP_QUEUE_MAP_VALID        0x0040
 853 #define I40E_AQ_VSI_PROP_QUEUE_OPT_VALID        0x0080
 854 #define I40E_AQ_VSI_PROP_OUTER_UP_VALID         0x0100
 855 #define I40E_AQ_VSI_PROP_SCHED_VALID            0x0200
 856         /* switch section */
 857         __le16  switch_id; /* 12bit id combined with flags below */
 858 #define I40E_AQ_VSI_SW_ID_SHIFT         0x0000
 859 #define I40E_AQ_VSI_SW_ID_MASK          (0xFFF << I40E_AQ_VSI_SW_ID_SHIFT)
 860 #define I40E_AQ_VSI_SW_ID_FLAG_NOT_STAG 0x1000
 861 #define I40E_AQ_VSI_SW_ID_FLAG_ALLOW_LB 0x2000
 862 #define I40E_AQ_VSI_SW_ID_FLAG_LOCAL_LB 0x4000
 863         u8      sw_reserved[2];
 864         /* security section */
 865         u8      sec_flags;
 866 #define I40E_AQ_VSI_SEC_FLAG_ALLOW_DEST_OVRD    0x01
 867 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_VLAN_CHK    0x02
 868 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_MAC_CHK     0x04
 869         u8      sec_reserved;
 870         /* VLAN section */
 871         __le16  pvid; /* VLANS include priority bits */
 872         __le16  fcoe_pvid;
 873         u8      port_vlan_flags;
 874 #define I40E_AQ_VSI_PVLAN_MODE_SHIFT    0x00
 875 #define I40E_AQ_VSI_PVLAN_MODE_MASK     (0x03 << \
 876                                          I40E_AQ_VSI_PVLAN_MODE_SHIFT)
 877 #define I40E_AQ_VSI_PVLAN_MODE_TAGGED   0x01
 878 #define I40E_AQ_VSI_PVLAN_MODE_UNTAGGED 0x02
 879 #define I40E_AQ_VSI_PVLAN_MODE_ALL      0x03
 880 #define I40E_AQ_VSI_PVLAN_INSERT_PVID   0x04
 881 #define I40E_AQ_VSI_PVLAN_EMOD_SHIFT    0x03
 882 #define I40E_AQ_VSI_PVLAN_EMOD_MASK     (0x3 << \
 883                                          I40E_AQ_VSI_PVLAN_EMOD_SHIFT)
 884 #define I40E_AQ_VSI_PVLAN_EMOD_STR_BOTH 0x0
 885 #define I40E_AQ_VSI_PVLAN_EMOD_STR_UP   0x08
 886 #define I40E_AQ_VSI_PVLAN_EMOD_STR      0x10
 887 #define I40E_AQ_VSI_PVLAN_EMOD_NOTHING  0x18
 888         u8      pvlan_reserved[3];
 889         /* ingress egress up sections */
 890         __le32  ingress_table; /* bitmap, 3 bits per up */
 891 #define I40E_AQ_VSI_UP_TABLE_UP0_SHIFT  0
 892 #define I40E_AQ_VSI_UP_TABLE_UP0_MASK   (0x7 << \
 893                                          I40E_AQ_VSI_UP_TABLE_UP0_SHIFT)
 894 #define I40E_AQ_VSI_UP_TABLE_UP1_SHIFT  3
 895 #define I40E_AQ_VSI_UP_TABLE_UP1_MASK   (0x7 << \
 896                                          I40E_AQ_VSI_UP_TABLE_UP1_SHIFT)
 897 #define I40E_AQ_VSI_UP_TABLE_UP2_SHIFT  6
 898 #define I40E_AQ_VSI_UP_TABLE_UP2_MASK   (0x7 << \
 899                                          I40E_AQ_VSI_UP_TABLE_UP2_SHIFT)
 900 #define I40E_AQ_VSI_UP_TABLE_UP3_SHIFT  9
 901 #define I40E_AQ_VSI_UP_TABLE_UP3_MASK   (0x7 << \
 902                                          I40E_AQ_VSI_UP_TABLE_UP3_SHIFT)
 903 #define I40E_AQ_VSI_UP_TABLE_UP4_SHIFT  12
 904 #define I40E_AQ_VSI_UP_TABLE_UP4_MASK   (0x7 << \
 905                                          I40E_AQ_VSI_UP_TABLE_UP4_SHIFT)
 906 #define I40E_AQ_VSI_UP_TABLE_UP5_SHIFT  15
 907 #define I40E_AQ_VSI_UP_TABLE_UP5_MASK   (0x7 << \
 908                                          I40E_AQ_VSI_UP_TABLE_UP5_SHIFT)
 909 #define I40E_AQ_VSI_UP_TABLE_UP6_SHIFT  18
 910 #define I40E_AQ_VSI_UP_TABLE_UP6_MASK   (0x7 << \
 911                                          I40E_AQ_VSI_UP_TABLE_UP6_SHIFT)
 912 #define I40E_AQ_VSI_UP_TABLE_UP7_SHIFT  21
 913 #define I40E_AQ_VSI_UP_TABLE_UP7_MASK   (0x7 << \
 914                                          I40E_AQ_VSI_UP_TABLE_UP7_SHIFT)
 915         __le32  egress_table;   /* same defines as for ingress table */
 916         /* cascaded PV section */
 917         __le16  cas_pv_tag;
 918         u8      cas_pv_flags;
 919 #define I40E_AQ_VSI_CAS_PV_TAGX_SHIFT           0x00
 920 #define I40E_AQ_VSI_CAS_PV_TAGX_MASK            (0x03 << \
 921                                                  I40E_AQ_VSI_CAS_PV_TAGX_SHIFT)
 922 #define I40E_AQ_VSI_CAS_PV_TAGX_LEAVE           0x00
 923 #define I40E_AQ_VSI_CAS_PV_TAGX_REMOVE          0x01
 924 #define I40E_AQ_VSI_CAS_PV_TAGX_COPY            0x02
 925 #define I40E_AQ_VSI_CAS_PV_INSERT_TAG           0x10
 926 #define I40E_AQ_VSI_CAS_PV_ETAG_PRUNE           0x20
 927 #define I40E_AQ_VSI_CAS_PV_ACCEPT_HOST_TAG      0x40
 928         u8      cas_pv_reserved;
 929         /* queue mapping section */
 930         __le16  mapping_flags;
 931 #define I40E_AQ_VSI_QUE_MAP_CONTIG      0x0
 932 #define I40E_AQ_VSI_QUE_MAP_NONCONTIG   0x1
 933         __le16  queue_mapping[16];
 934 #define I40E_AQ_VSI_QUEUE_SHIFT         0x0
 935 #define I40E_AQ_VSI_QUEUE_MASK          (0x7FF << I40E_AQ_VSI_QUEUE_SHIFT)
 936         __le16  tc_mapping[8];
 937 #define I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT 0
 938 #define I40E_AQ_VSI_TC_QUE_OFFSET_MASK  (0x1FF << \
 939                                          I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT)
 940 #define I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT 9
 941 #define I40E_AQ_VSI_TC_QUE_NUMBER_MASK  (0x7 << \
 942                                          I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT)
 943         /* queueing option section */
 944         u8      queueing_opt_flags;
 945 #define I40E_AQ_VSI_QUE_OPT_MULTICAST_UDP_ENA   0x04
 946 #define I40E_AQ_VSI_QUE_OPT_UNICAST_UDP_ENA     0x08
 947 #define I40E_AQ_VSI_QUE_OPT_TCP_ENA     0x10
 948 #define I40E_AQ_VSI_QUE_OPT_FCOE_ENA    0x20
 949 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_PF  0x00
 950 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_VSI 0x40
 951         u8      queueing_opt_reserved[3];
 952         /* scheduler section */
 953         u8      up_enable_bits;
 954         u8      sched_reserved;
 955         /* outer up section */
 956         __le32  outer_up_table; /* same structure and defines as ingress tbl */
 957         u8      cmd_reserved[8];
 958         /* last 32 bytes are written by FW */
 959         __le16  qs_handle[8];
 960 #define I40E_AQ_VSI_QS_HANDLE_INVALID   0xFFFF
 961         __le16  stat_counter_idx;
 962         __le16  sched_id;
 963         u8      resp_reserved[12];
 964 };
 965
 966 I40E_CHECK_STRUCT_LEN(128, i40e_aqc_vsi_properties_data);
 967
 968 /* Add Port Virtualizer (direct 0x0220)
 969  * also used for update PV (direct 0x0221) but only flags are used
 970  * (IS_CTRL_PORT only works on add PV)
 971  */
 972 struct i40e_aqc_add_update_pv {
 973         __le16  command_flags;
 974 #define I40E_AQC_PV_FLAG_PV_TYPE                0x1
 975 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_STAG_EN    0x2
 976 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_ETAG_EN    0x4
 977 #define I40E_AQC_PV_FLAG_IS_CTRL_PORT           0x8
 978         __le16  uplink_seid;
 979         __le16  connected_seid;
 980         u8      reserved[10];
 981 };
 982
 983 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv);
 984
 985 struct i40e_aqc_add_update_pv_completion {
 986         /* reserved for update; for add also encodes error if rc == ENOSPC */
 987         __le16  pv_seid;
 988 #define I40E_AQC_PV_ERR_FLAG_NO_PV      0x1
 989 #define I40E_AQC_PV_ERR_FLAG_NO_SCHED   0x2
 990 #define I40E_AQC_PV_ERR_FLAG_NO_COUNTER 0x4
 991 #define I40E_AQC_PV_ERR_FLAG_NO_ENTRY   0x8
 992         u8      reserved[14];
 993 };
 994
 995 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv_completion);
 996
 997 /* Get PV Params (direct 0x0222)
 998  * uses i40e_aqc_switch_seid for the descriptor
 999  */
1000
1001 struct i40e_aqc_get_pv_params_completion {
1002         __le16  seid;
1003         __le16  default_stag;
1004         __le16  pv_flags; /* same flags as add_pv */
1005 #define I40E_AQC_GET_PV_PV_TYPE                 0x1
1006 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_STAG       0x2
1007 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_ETAG       0x4
1008         u8      reserved[8];
1009         __le16  default_port_seid;
1010 };
1011
1012 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_pv_params_completion);
1013
1014 /* Add VEB (direct 0x0230) */
1015 struct i40e_aqc_add_veb {
1016         __le16  uplink_seid;
1017         __le16  downlink_seid;
1018         __le16  veb_flags;
1019 #define I40E_AQC_ADD_VEB_FLOATING               0x1
1020 #define I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT        1
1021 #define I40E_AQC_ADD_VEB_PORT_TYPE_MASK         (0x3 << \
1022                                         I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT)
1023 #define I40E_AQC_ADD_VEB_PORT_TYPE_DEFAULT      0x2
1024 #define I40E_AQC_ADD_VEB_PORT_TYPE_DATA         0x4
1025 #define I40E_AQC_ADD_VEB_ENABLE_L2_FILTER       0x8     /* deprecated */
1026 #define I40E_AQC_ADD_VEB_ENABLE_DISABLE_STATS   0x10
1027         u8      enable_tcs;
1028         u8      reserved[9];
1029 };
1030
1031 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb);
1032
1033 struct i40e_aqc_add_veb_completion {
1034         u8      reserved[6];
1035         __le16  switch_seid;
1036         /* also encodes error if rc == ENOSPC; codes are the same as add_pv */
1037         __le16  veb_seid;
1038 #define I40E_AQC_VEB_ERR_FLAG_NO_VEB            0x1
1039 #define I40E_AQC_VEB_ERR_FLAG_NO_SCHED          0x2
1040 #define I40E_AQC_VEB_ERR_FLAG_NO_COUNTER        0x4
1041 #define I40E_AQC_VEB_ERR_FLAG_NO_ENTRY          0x8
1042         __le16  statistic_index;
1043         __le16  vebs_used;
1044         __le16  vebs_free;
1045 };
1046
1047 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb_completion);
1048
1049 /* Get VEB Parameters (direct 0x0232)
1050  * uses i40e_aqc_switch_seid for the descriptor
1051  */
1052 struct i40e_aqc_get_veb_parameters_completion {
1053         __le16  seid;
1054         __le16  switch_id;
1055         __le16  veb_flags; /* only the first/last flags from 0x0230 is valid */
1056         __le16  statistic_index;
1057         __le16  vebs_used;
1058         __le16  vebs_free;
1059         u8      reserved[4];
1060 };
1061
1062 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_veb_parameters_completion);
1063
1064 /* Delete Element (direct 0x0243)
1065  * uses the generic i40e_aqc_switch_seid
1066  */
1067
1068 /* Add MAC-VLAN (indirect 0x0250) */
1069
1070 /* used for the command for most vlan commands */
1071 struct i40e_aqc_macvlan {
1072         __le16  num_addresses;
1073         __le16  seid[3];
1074 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT     0
1075 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_MASK      (0x3FF << \
1076                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1077 #define I40E_AQC_MACVLAN_CMD_SEID_VALID         0x8000
1078         __le32  addr_high;
1079         __le32  addr_low;
1080 };
1081
1082 I40E_CHECK_CMD_LENGTH(i40e_aqc_macvlan);
1083
1084 /* indirect data for command and response */
1085 struct i40e_aqc_add_macvlan_element_data {
1086         u8      mac_addr[6];
1087         __le16  vlan_tag;
1088         __le16  flags;
1089 #define I40E_AQC_MACVLAN_ADD_PERFECT_MATCH      0x0001
1090 #define I40E_AQC_MACVLAN_ADD_HASH_MATCH         0x0002
1091 #define I40E_AQC_MACVLAN_ADD_IGNORE_VLAN        0x0004
1092 #define I40E_AQC_MACVLAN_ADD_TO_QUEUE           0x0008
1093 #define I40E_AQC_MACVLAN_ADD_USE_SHARED_MAC     0x0010
1094         __le16  queue_number;
1095 #define I40E_AQC_MACVLAN_CMD_QUEUE_SHIFT        0
1096 #define I40E_AQC_MACVLAN_CMD_QUEUE_MASK         (0x7FF << \
1097                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1098         /* response section */
1099         u8      match_method;
1100 #define I40E_AQC_MM_PERFECT_MATCH       0x01
1101 #define I40E_AQC_MM_HASH_MATCH          0x02
1102 #define I40E_AQC_MM_ERR_NO_RES          0xFF
1103         u8      reserved1[3];
1104 };
1105
1106 struct i40e_aqc_add_remove_macvlan_completion {
1107         __le16 perfect_mac_used;
1108         __le16 perfect_mac_free;
1109         __le16 unicast_hash_free;
1110         __le16 multicast_hash_free;
1111         __le32 addr_high;
1112         __le32 addr_low;
1113 };
1114
1115 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_macvlan_completion);
1116
1117 /* Remove MAC-VLAN (indirect 0x0251)
1118  * uses i40e_aqc_macvlan for the descriptor
1119  * data points to an array of num_addresses of elements
1120  */
1121
1122 struct i40e_aqc_remove_macvlan_element_data {
1123         u8      mac_addr[6];
1124         __le16  vlan_tag;
1125         u8      flags;
1126 #define I40E_AQC_MACVLAN_DEL_PERFECT_MATCH      0x01
1127 #define I40E_AQC_MACVLAN_DEL_HASH_MATCH         0x02
1128 #define I40E_AQC_MACVLAN_DEL_IGNORE_VLAN        0x08
1129 #define I40E_AQC_MACVLAN_DEL_ALL_VSIS           0x10
1130         u8      reserved[3];
1131         /* reply section */
1132         u8      error_code;
1133 #define I40E_AQC_REMOVE_MACVLAN_SUCCESS         0x0
1134 #define I40E_AQC_REMOVE_MACVLAN_FAIL            0xFF
1135         u8      reply_reserved[3];
1136 };
1137
1138 /* Add VLAN (indirect 0x0252)
1139  * Remove VLAN (indirect 0x0253)
1140  * use the generic i40e_aqc_macvlan for the command
1141  */
1142 struct i40e_aqc_add_remove_vlan_element_data {
1143         __le16  vlan_tag;
1144         u8      vlan_flags;
1145 /* flags for add VLAN */
1146 #define I40E_AQC_ADD_VLAN_LOCAL                 0x1
1147 #define I40E_AQC_ADD_PVLAN_TYPE_SHIFT           1
1148 #define I40E_AQC_ADD_PVLAN_TYPE_MASK    (0x3 << I40E_AQC_ADD_PVLAN_TYPE_SHIFT)
1149 #define I40E_AQC_ADD_PVLAN_TYPE_REGULAR         0x0
1150 #define I40E_AQC_ADD_PVLAN_TYPE_PRIMARY         0x2
1151 #define I40E_AQC_ADD_PVLAN_TYPE_SECONDARY       0x4
1152 #define I40E_AQC_VLAN_PTYPE_SHIFT               3
1153 #define I40E_AQC_VLAN_PTYPE_MASK        (0x3 << I40E_AQC_VLAN_PTYPE_SHIFT)
1154 #define I40E_AQC_VLAN_PTYPE_REGULAR_VSI         0x0
1155 #define I40E_AQC_VLAN_PTYPE_PROMISC_VSI         0x8
1156 #define I40E_AQC_VLAN_PTYPE_COMMUNITY_VSI       0x10
1157 #define I40E_AQC_VLAN_PTYPE_ISOLATED_VSI        0x18
1158 /* flags for remove VLAN */
1159 #define I40E_AQC_REMOVE_VLAN_ALL        0x1
1160         u8      reserved;
1161         u8      result;
1162 /* flags for add VLAN */
1163 #define I40E_AQC_ADD_VLAN_SUCCESS       0x0
1164 #define I40E_AQC_ADD_VLAN_FAIL_REQUEST  0xFE
1165 #define I40E_AQC_ADD_VLAN_FAIL_RESOURCE 0xFF
1166 /* flags for remove VLAN */
1167 #define I40E_AQC_REMOVE_VLAN_SUCCESS    0x0
1168 #define I40E_AQC_REMOVE_VLAN_FAIL       0xFF
1169         u8      reserved1[3];
1170 };
1171
1172 struct i40e_aqc_add_remove_vlan_completion {
1173         u8      reserved[4];
1174         __le16  vlans_used;
1175         __le16  vlans_free;
1176         __le32  addr_high;
1177         __le32  addr_low;
1178 };
1179
1180 /* Set VSI Promiscuous Modes (direct 0x0254) */
1181 struct i40e_aqc_set_vsi_promiscuous_modes {
1182         __le16  promiscuous_flags;
1183         __le16  valid_flags;
1184 /* flags used for both fields above */
1185 #define I40E_AQC_SET_VSI_PROMISC_UNICAST        0x01
1186 #define I40E_AQC_SET_VSI_PROMISC_MULTICAST      0x02
1187 #define I40E_AQC_SET_VSI_PROMISC_BROADCAST      0x04
1188 #define I40E_AQC_SET_VSI_DEFAULT                0x08
1189 #define I40E_AQC_SET_VSI_PROMISC_VLAN           0x10
1190 #define I40E_AQC_SET_VSI_PROMISC_TX             0x8000
1191         __le16  seid;
1192 #define I40E_AQC_VSI_PROM_CMD_SEID_MASK         0x3FF
1193         __le16  vlan_tag;
1194 #define I40E_AQC_SET_VSI_VLAN_MASK              0x0FFF
1195 #define I40E_AQC_SET_VSI_VLAN_VALID             0x8000
1196         u8      reserved[8];
1197 };
1198
1199 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_vsi_promiscuous_modes);
1200
1201 /* Add S/E-tag command (direct 0x0255)
1202  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1203  */
1204 struct i40e_aqc_add_tag {
1205         __le16  flags;
1206 #define I40E_AQC_ADD_TAG_FLAG_TO_QUEUE          0x0001
1207         __le16  seid;
1208 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT     0
1209 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_MASK      (0x3FF << \
1210                                         I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT)
1211         __le16  tag;
1212         __le16  queue_number;
1213         u8      reserved[8];
1214 };
1215
1216 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_tag);
1217
1218 struct i40e_aqc_add_remove_tag_completion {
1219         u8      reserved[12];
1220         __le16  tags_used;
1221         __le16  tags_free;
1222 };
1223
1224 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_tag_completion);
1225
1226 /* Remove S/E-tag command (direct 0x0256)
1227  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1228  */
1229 struct i40e_aqc_remove_tag {
1230         __le16  seid;
1231 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT  0
1232 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1233                                         I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT)
1234         __le16  tag;
1235         u8      reserved[12];
1236 };
1237
1238 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_tag);
1239
1240 /* Add multicast E-Tag (direct 0x0257)
1241  * del multicast E-Tag (direct 0x0258) only uses pv_seid and etag fields
1242  * and no external data
1243  */
1244 struct i40e_aqc_add_remove_mcast_etag {
1245         __le16  pv_seid;
1246         __le16  etag;
1247         u8      num_unicast_etags;
1248         u8      reserved[3];
1249         __le32  addr_high;          /* address of array of 2-byte s-tags */
1250         __le32  addr_low;
1251 };
1252
1253 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag);
1254
1255 struct i40e_aqc_add_remove_mcast_etag_completion {
1256         u8      reserved[4];
1257         __le16  mcast_etags_used;
1258         __le16  mcast_etags_free;
1259         __le32  addr_high;
1260         __le32  addr_low;
1261
1262 };
1263
1264 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag_completion);
1265
1266 /* Update S/E-Tag (direct 0x0259) */
1267 struct i40e_aqc_update_tag {
1268         __le16  seid;
1269 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT  0
1270 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1271                                         I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT)
1272         __le16  old_tag;
1273         __le16  new_tag;
1274         u8      reserved[10];
1275 };
1276
1277 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag);
1278
1279 struct i40e_aqc_update_tag_completion {
1280         u8      reserved[12];
1281         __le16  tags_used;
1282         __le16  tags_free;
1283 };
1284
1285 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag_completion);
1286
1287 /* Add Control Packet filter (direct 0x025A)
1288  * Remove Control Packet filter (direct 0x025B)
1289  * uses the i40e_aqc_add_oveb_cloud,
1290  * and the generic direct completion structure
1291  */
1292 struct i40e_aqc_add_remove_control_packet_filter {
1293         u8      mac[6];
1294         __le16  etype;
1295         __le16  flags;
1296 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_IGNORE_MAC    0x0001
1297 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_DROP          0x0002
1298 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TO_QUEUE      0x0004
1299 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TX            0x0008
1300 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_RX            0x0000
1301         __le16  seid;
1302 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT  0
1303 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_MASK   (0x3FF << \
1304                                 I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT)
1305         __le16  queue;
1306         u8      reserved[2];
1307 };
1308
1309 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter);
1310
1311 struct i40e_aqc_add_remove_control_packet_filter_completion {
1312         __le16  mac_etype_used;
1313         __le16  etype_used;
1314         __le16  mac_etype_free;
1315         __le16  etype_free;
1316         u8      reserved[8];
1317 };
1318
1319 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter_completion);
1320
1321 /* Add Cloud filters (indirect 0x025C)
1322  * Remove Cloud filters (indirect 0x025D)
1323  * uses the i40e_aqc_add_remove_cloud_filters,
1324  * and the generic indirect completion structure
1325  */
1326 struct i40e_aqc_add_remove_cloud_filters {
1327         u8      num_filters;
1328         u8      reserved;
1329         __le16  seid;
1330 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT   0
1331 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_MASK    (0x3FF << \
1332                                         I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT)
1333         u8      big_buffer_flag;
1334 #define I40E_AQC_ADD_REM_CLOUD_CMD_BIG_BUFFER   1
1335         u8      reserved2[3];
1336         __le32  addr_high;
1337         __le32  addr_low;
1338 };
1339
1340 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_cloud_filters);
1341
1342 struct i40e_aqc_add_remove_cloud_filters_element_data {
1343         u8      outer_mac[6];
1344         u8      inner_mac[6];
1345         __le16  inner_vlan;
1346         union {
1347                 struct {
1348                         u8 reserved[12];
1349                         u8 data[4];
1350                 } v4;
1351                 struct {
1352                         u8 data[16];
1353                 } v6;
1354         } ipaddr;
1355         __le16  flags;
1356 #define I40E_AQC_ADD_CLOUD_FILTER_SHIFT                 0
1357 #define I40E_AQC_ADD_CLOUD_FILTER_MASK  (0x3F << \
1358                                         I40E_AQC_ADD_CLOUD_FILTER_SHIFT)
1359 /* 0x0000 reserved */
1360 #define I40E_AQC_ADD_CLOUD_FILTER_OIP                   0x0001
1361 /* 0x0002 reserved */
1362 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN            0x0003
1363 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN_TEN_ID     0x0004
1364 /* 0x0005 reserved */
1365 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_TEN_ID           0x0006
1366 /* 0x0007 reserved */
1367 /* 0x0008 reserved */
1368 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC                  0x0009
1369 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC                  0x000A
1370 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC_TEN_ID_IMAC      0x000B
1371 #define I40E_AQC_ADD_CLOUD_FILTER_IIP                   0x000C
1372 /* 0x0010 to 0x0017 is for custom filters */
1373
1374 #define I40E_AQC_ADD_CLOUD_FLAGS_TO_QUEUE               0x0080
1375 #define I40E_AQC_ADD_CLOUD_VNK_SHIFT                    6
1376 #define I40E_AQC_ADD_CLOUD_VNK_MASK                     0x00C0
1377 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV4                   0
1378 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV6                   0x0100
1379
1380 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_SHIFT               9
1381 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_MASK                0x1E00
1382 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN               0
1383 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_NVGRE_OMAC          1
1384 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_GENEVE              2
1385 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_IP                  3
1386 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_RESERVED            4
1387 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN_GPE           5
1388
1389 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_MAC       0x2000
1390 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_INNER_MAC       0x4000
1391 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_IP        0x8000
1392
1393         __le32  tenant_id;
1394         u8      reserved[4];
1395         __le16  queue_number;
1396 #define I40E_AQC_ADD_CLOUD_QUEUE_SHIFT          0
1397 #define I40E_AQC_ADD_CLOUD_QUEUE_MASK           (0x7FF << \
1398                                                  I40E_AQC_ADD_CLOUD_QUEUE_SHIFT)
1399         u8      reserved2[14];
1400         /* response section */
1401         u8      allocation_result;
1402 #define I40E_AQC_ADD_CLOUD_FILTER_SUCCESS       0x0
1403 #define I40E_AQC_ADD_CLOUD_FILTER_FAIL          0xFF
1404         u8      response_reserved[7];
1405 };
1406
1407 /* i40e_aqc_add_rm_cloud_filt_elem_ext is used when
1408  * I40E_AQC_ADD_REM_CLOUD_CMD_BIG_BUFFER flag is set. refer to
1409  * DCR288
1410  */
1411 struct i40e_aqc_add_rm_cloud_filt_elem_ext {
1412         struct i40e_aqc_add_remove_cloud_filters_element_data element;
1413         u16     general_fields[32];
1414 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD0    0
1415 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD1    1
1416 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD2    2
1417 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD0    3
1418 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD1    4
1419 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD2    5
1420 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD0    6
1421 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD1    7
1422 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD2    8
1423 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD0    9
1424 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD1    10
1425 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD2    11
1426 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD0    12
1427 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD1    13
1428 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD2    14
1429 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD0    15
1430 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD1    16
1431 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD2    17
1432 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD3    18
1433 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD4    19
1434 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD5    20
1435 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD6    21
1436 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD7    22
1437 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD0    23
1438 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD1    24
1439 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD2    25
1440 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD3    26
1441 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD4    27
1442 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD5    28
1443 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD6    29
1444 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD7    30
1445 };
1446
1447 struct i40e_aqc_remove_cloud_filters_completion {
1448         __le16 perfect_ovlan_used;
1449         __le16 perfect_ovlan_free;
1450         __le16 vlan_used;
1451         __le16 vlan_free;
1452         __le32 addr_high;
1453         __le32 addr_low;
1454 };
1455
1456 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_cloud_filters_completion);
1457
1458 /* Replace filter Command 0x025F
1459  * uses the i40e_aqc_replace_cloud_filters,
1460  * and the generic indirect completion structure
1461  */
1462 struct i40e_filter_data {
1463         u8 filter_type;
1464         u8 input[3];
1465 };
1466
1467 struct i40e_aqc_replace_cloud_filters_cmd {
1468         u8      valid_flags;
1469 #define I40E_AQC_REPLACE_L1_FILTER              0x0
1470 #define I40E_AQC_REPLACE_CLOUD_FILTER           0x1
1471 #define I40E_AQC_GET_CLOUD_FILTERS              0x2
1472 #define I40E_AQC_MIRROR_CLOUD_FILTER            0x4
1473 #define I40E_AQC_HIGH_PRIORITY_CLOUD_FILTER     0x8
1474         u8      old_filter_type;
1475         u8      new_filter_type;
1476         u8      tr_bit;
1477         u8      reserved[4];
1478         __le32 addr_high;
1479         __le32 addr_low;
1480 };
1481
1482 struct i40e_aqc_replace_cloud_filters_cmd_buf {
1483         u8      data[32];
1484 /* Filter type INPUT codes*/
1485 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_ENTRIES_MAX    3
1486 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_VALIDATED      (1 << 7UL)
1487
1488 /* Field Vector offsets */
1489 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_MAC_DA              0
1490 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_ETH            6
1491 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG                7
1492 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_VLAN                8
1493 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_OVLAN          9
1494 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_IVLAN          10
1495 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_TUNNLE_KEY          11
1496 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_IMAC                12
1497 /* big FLU */
1498 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_IP_DA               14
1499 /* big FLU */
1500 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_OIP_DA              15
1501
1502 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_INNER_VLAN          37
1503         struct i40e_filter_data filters[8];
1504 };
1505
1506 /* Add Mirror Rule (indirect or direct 0x0260)
1507  * Delete Mirror Rule (indirect or direct 0x0261)
1508  * note: some rule types (4,5) do not use an external buffer.
1509  *       take care to set the flags correctly.
1510  */
1511 struct i40e_aqc_add_delete_mirror_rule {
1512         __le16 seid;
1513         __le16 rule_type;
1514 #define I40E_AQC_MIRROR_RULE_TYPE_SHIFT         0
1515 #define I40E_AQC_MIRROR_RULE_TYPE_MASK          (0x7 << \
1516                                                 I40E_AQC_MIRROR_RULE_TYPE_SHIFT)
1517 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_INGRESS 1
1518 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_EGRESS  2
1519 #define I40E_AQC_MIRROR_RULE_TYPE_VLAN          3
1520 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_INGRESS   4
1521 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_EGRESS    5
1522         __le16 num_entries;
1523         __le16 destination;  /* VSI for add, rule id for delete */
1524         __le32 addr_high;    /* address of array of 2-byte VSI or VLAN ids */
1525         __le32 addr_low;
1526 };
1527
1528 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule);
1529
1530 struct i40e_aqc_add_delete_mirror_rule_completion {
1531         u8      reserved[2];
1532         __le16  rule_id;  /* only used on add */
1533         __le16  mirror_rules_used;
1534         __le16  mirror_rules_free;
1535         __le32  addr_high;
1536         __le32  addr_low;
1537 };
1538
1539 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule_completion);
1540
1541 /* Dynamic Device Personalization */
1542 struct i40e_aqc_write_personalization_profile {
1543         u8      flags;
1544         u8      reserved[3];
1545         __le32  profile_track_id;
1546         __le32  addr_high;
1547         __le32  addr_low;
1548 };
1549
1550 I40E_CHECK_CMD_LENGTH(i40e_aqc_write_personalization_profile);
1551
1552 struct i40e_aqc_write_ddp_resp {
1553         __le32 error_offset;
1554         __le32 error_info;
1555         __le32 addr_high;
1556         __le32 addr_low;
1557 };
1558
1559 struct i40e_aqc_get_applied_profiles {
1560         u8      flags;
1561 #define I40E_AQC_GET_DDP_GET_CONF       0x1
1562 #define I40E_AQC_GET_DDP_GET_RDPU_CONF  0x2
1563         u8      rsv[3];
1564         __le32  reserved;
1565         __le32  addr_high;
1566         __le32  addr_low;
1567 };
1568
1569 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_applied_profiles);
1570
1571 /* DCB 0x03xx*/
1572
1573 /* PFC Ignore (direct 0x0301)
1574  *    the command and response use the same descriptor structure
1575  */
1576 struct i40e_aqc_pfc_ignore {
1577         u8      tc_bitmap;
1578         u8      command_flags; /* unused on response */
1579 #define I40E_AQC_PFC_IGNORE_SET         0x80
1580 #define I40E_AQC_PFC_IGNORE_CLEAR       0x0
1581         u8      reserved[14];
1582 };
1583
1584 I40E_CHECK_CMD_LENGTH(i40e_aqc_pfc_ignore);
1585
1586 /* DCB Update (direct 0x0302) uses the i40e_aq_desc structure
1587  * with no parameters
1588  */
1589
1590 /* TX scheduler 0x04xx */
1591
1592 /* Almost all the indirect commands use
1593  * this generic struct to pass the SEID in param0
1594  */
1595 struct i40e_aqc_tx_sched_ind {
1596         __le16  vsi_seid;
1597         u8      reserved[6];
1598         __le32  addr_high;
1599         __le32  addr_low;
1600 };
1601
1602 I40E_CHECK_CMD_LENGTH(i40e_aqc_tx_sched_ind);
1603
1604 /* Several commands respond with a set of queue set handles */
1605 struct i40e_aqc_qs_handles_resp {
1606         __le16 qs_handles[8];
1607 };
1608
1609 /* Configure VSI BW limits (direct 0x0400) */
1610 struct i40e_aqc_configure_vsi_bw_limit {
1611         __le16  vsi_seid;
1612         u8      reserved[2];
1613         __le16  credit;
1614         u8      reserved1[2];
1615         u8      max_credit; /* 0-3, limit = 2^max */
1616         u8      reserved2[7];
1617 };
1618
1619 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_vsi_bw_limit);
1620
1621 /* Configure VSI Bandwidth Limit per Traffic Type (indirect 0x0406)
1622  *    responds with i40e_aqc_qs_handles_resp
1623  */
1624 struct i40e_aqc_configure_vsi_ets_sla_bw_data {
1625         u8      tc_valid_bits;
1626         u8      reserved[15];
1627         __le16  tc_bw_credits[8]; /* FW writesback QS handles here */
1628
1629         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1630         __le16  tc_bw_max[2];
1631         u8      reserved1[28];
1632 };
1633
1634 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_configure_vsi_ets_sla_bw_data);
1635
1636 /* Configure VSI Bandwidth Allocation per Traffic Type (indirect 0x0407)
1637  *    responds with i40e_aqc_qs_handles_resp
1638  */
1639 struct i40e_aqc_configure_vsi_tc_bw_data {
1640         u8      tc_valid_bits;
1641         u8      reserved[3];
1642         u8      tc_bw_credits[8];
1643         u8      reserved1[4];
1644         __le16  qs_handles[8];
1645 };
1646
1647 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_vsi_tc_bw_data);
1648
1649 /* Query vsi bw configuration (indirect 0x0408) */
1650 struct i40e_aqc_query_vsi_bw_config_resp {
1651         u8      tc_valid_bits;
1652         u8      tc_suspended_bits;
1653         u8      reserved[14];
1654         __le16  qs_handles[8];
1655         u8      reserved1[4];
1656         __le16  port_bw_limit;
1657         u8      reserved2[2];
1658         u8      max_bw; /* 0-3, limit = 2^max */
1659         u8      reserved3[23];
1660 };
1661
1662 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_vsi_bw_config_resp);
1663
1664 /* Query VSI Bandwidth Allocation per Traffic Type (indirect 0x040A) */
1665 struct i40e_aqc_query_vsi_ets_sla_config_resp {
1666         u8      tc_valid_bits;
1667         u8      reserved[3];
1668         u8      share_credits[8];
1669         __le16  credits[8];
1670
1671         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1672         __le16  tc_bw_max[2];
1673 };
1674
1675 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_vsi_ets_sla_config_resp);
1676
1677 /* Configure Switching Component Bandwidth Limit (direct 0x0410) */
1678 struct i40e_aqc_configure_switching_comp_bw_limit {
1679         __le16  seid;
1680         u8      reserved[2];
1681         __le16  credit;
1682         u8      reserved1[2];
1683         u8      max_bw; /* 0-3, limit = 2^max */
1684         u8      reserved2[7];
1685 };
1686
1687 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_switching_comp_bw_limit);
1688
1689 /* Enable  Physical Port ETS (indirect 0x0413)
1690  * Modify  Physical Port ETS (indirect 0x0414)
1691  * Disable Physical Port ETS (indirect 0x0415)
1692  */
1693 struct i40e_aqc_configure_switching_comp_ets_data {
1694         u8      reserved[4];
1695         u8      tc_valid_bits;
1696         u8      seepage;
1697 #define I40E_AQ_ETS_SEEPAGE_EN_MASK     0x1
1698         u8      tc_strict_priority_flags;
1699         u8      reserved1[17];
1700         u8      tc_bw_share_credits[8];
1701         u8      reserved2[96];
1702 };
1703
1704 I40E_CHECK_STRUCT_LEN(0x80, i40e_aqc_configure_switching_comp_ets_data);
1705
1706 /* Configure Switching Component Bandwidth Limits per Tc (indirect 0x0416) */
1707 struct i40e_aqc_configure_switching_comp_ets_bw_limit_data {
1708         u8      tc_valid_bits;
1709         u8      reserved[15];
1710         __le16  tc_bw_credit[8];
1711
1712         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1713         __le16  tc_bw_max[2];
1714         u8      reserved1[28];
1715 };
1716
1717 I40E_CHECK_STRUCT_LEN(0x40,
1718                       i40e_aqc_configure_switching_comp_ets_bw_limit_data);
1719
1720 /* Configure Switching Component Bandwidth Allocation per Tc
1721  * (indirect 0x0417)
1722  */
1723 struct i40e_aqc_configure_switching_comp_bw_config_data {
1724         u8      tc_valid_bits;
1725         u8      reserved[2];
1726         u8      absolute_credits; /* bool */
1727         u8      tc_bw_share_credits[8];
1728         u8      reserved1[20];
1729 };
1730
1731 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_switching_comp_bw_config_data);
1732
1733 /* Query Switching Component Configuration (indirect 0x0418) */
1734 struct i40e_aqc_query_switching_comp_ets_config_resp {
1735         u8      tc_valid_bits;
1736         u8      reserved[35];
1737         __le16  port_bw_limit;
1738         u8      reserved1[2];
1739         u8      tc_bw_max; /* 0-3, limit = 2^max */
1740         u8      reserved2[23];
1741 };
1742
1743 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_switching_comp_ets_config_resp);
1744
1745 /* Query PhysicalPort ETS Configuration (indirect 0x0419) */
1746 struct i40e_aqc_query_port_ets_config_resp {
1747         u8      reserved[4];
1748         u8      tc_valid_bits;
1749         u8      reserved1;
1750         u8      tc_strict_priority_bits;
1751         u8      reserved2;
1752         u8      tc_bw_share_credits[8];
1753         __le16  tc_bw_limits[8];
1754
1755         /* 4 bits per tc 0-7, 4th bit reserved, limit = 2^max */
1756         __le16  tc_bw_max[2];
1757         u8      reserved3[32];
1758 };
1759
1760 I40E_CHECK_STRUCT_LEN(0x44, i40e_aqc_query_port_ets_config_resp);
1761
1762 /* Query Switching Component Bandwidth Allocation per Traffic Type
1763  * (indirect 0x041A)
1764  */
1765 struct i40e_aqc_query_switching_comp_bw_config_resp {
1766         u8      tc_valid_bits;
1767         u8      reserved[2];
1768         u8      absolute_credits_enable; /* bool */
1769         u8      tc_bw_share_credits[8];
1770         __le16  tc_bw_limits[8];
1771
1772         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1773         __le16  tc_bw_max[2];
1774 };
1775
1776 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_switching_comp_bw_config_resp);
1777
1778 /* Suspend/resume port TX traffic
1779  * (direct 0x041B and 0x041C) uses the generic SEID struct
1780  */
1781
1782 /* Configure partition BW
1783  * (indirect 0x041D)
1784  */
1785 struct i40e_aqc_configure_partition_bw_data {
1786         __le16  pf_valid_bits;
1787         u8      min_bw[16];      /* guaranteed bandwidth */
1788         u8      max_bw[16];      /* bandwidth limit */
1789 };
1790
1791 I40E_CHECK_STRUCT_LEN(0x22, i40e_aqc_configure_partition_bw_data);
1792
1793 /* Get and set the active HMC resource profile and status.
1794  * (direct 0x0500) and (direct 0x0501)
1795  */
1796 struct i40e_aq_get_set_hmc_resource_profile {
1797         u8      pm_profile;
1798         u8      pe_vf_enabled;
1799         u8      reserved[14];
1800 };
1801
1802 I40E_CHECK_CMD_LENGTH(i40e_aq_get_set_hmc_resource_profile);
1803
1804 enum i40e_aq_hmc_profile {
1805         /* I40E_HMC_PROFILE_NO_CHANGE   = 0, reserved */
1806         I40E_HMC_PROFILE_DEFAULT        = 1,
1807         I40E_HMC_PROFILE_FAVOR_VF       = 2,
1808         I40E_HMC_PROFILE_EQUAL          = 3,
1809 };
1810
1811 /* Get PHY Abilities (indirect 0x0600) uses the generic indirect struct */
1812
1813 /* set in param0 for get phy abilities to report qualified modules */
1814 #define I40E_AQ_PHY_REPORT_QUALIFIED_MODULES    0x0001
1815 #define I40E_AQ_PHY_REPORT_INITIAL_VALUES       0x0002
1816
1817 enum i40e_aq_phy_type {
1818         I40E_PHY_TYPE_SGMII                     = 0x0,
1819         I40E_PHY_TYPE_1000BASE_KX               = 0x1,
1820         I40E_PHY_TYPE_10GBASE_KX4               = 0x2,
1821         I40E_PHY_TYPE_10GBASE_KR                = 0x3,
1822         I40E_PHY_TYPE_40GBASE_KR4               = 0x4,
1823         I40E_PHY_TYPE_XAUI                      = 0x5,
1824         I40E_PHY_TYPE_XFI                       = 0x6,
1825         I40E_PHY_TYPE_SFI                       = 0x7,
1826         I40E_PHY_TYPE_XLAUI                     = 0x8,
1827         I40E_PHY_TYPE_XLPPI                     = 0x9,
1828         I40E_PHY_TYPE_40GBASE_CR4_CU            = 0xA,
1829         I40E_PHY_TYPE_10GBASE_CR1_CU            = 0xB,
1830         I40E_PHY_TYPE_10GBASE_AOC               = 0xC,
1831         I40E_PHY_TYPE_40GBASE_AOC               = 0xD,
1832         I40E_PHY_TYPE_100BASE_TX                = 0x11,
1833         I40E_PHY_TYPE_1000BASE_T                = 0x12,
1834         I40E_PHY_TYPE_10GBASE_T                 = 0x13,
1835         I40E_PHY_TYPE_10GBASE_SR                = 0x14,
1836         I40E_PHY_TYPE_10GBASE_LR                = 0x15,
1837         I40E_PHY_TYPE_10GBASE_SFPP_CU           = 0x16,
1838         I40E_PHY_TYPE_10GBASE_CR1               = 0x17,
1839         I40E_PHY_TYPE_40GBASE_CR4               = 0x18,
1840         I40E_PHY_TYPE_40GBASE_SR4               = 0x19,
1841         I40E_PHY_TYPE_40GBASE_LR4               = 0x1A,
1842         I40E_PHY_TYPE_1000BASE_SX               = 0x1B,
1843         I40E_PHY_TYPE_1000BASE_LX               = 0x1C,
1844         I40E_PHY_TYPE_1000BASE_T_OPTICAL        = 0x1D,
1845         I40E_PHY_TYPE_20GBASE_KR2               = 0x1E,
1846         I40E_PHY_TYPE_25GBASE_KR                = 0x1F,
1847         I40E_PHY_TYPE_25GBASE_CR                = 0x20,
1848         I40E_PHY_TYPE_25GBASE_SR                = 0x21,
1849         I40E_PHY_TYPE_25GBASE_LR                = 0x22,
1850         I40E_PHY_TYPE_MAX
1851 };
1852
1853 #define I40E_LINK_SPEED_100MB_SHIFT     0x1
1854 #define I40E_LINK_SPEED_1000MB_SHIFT    0x2
1855 #define I40E_LINK_SPEED_10GB_SHIFT      0x3
1856 #define I40E_LINK_SPEED_40GB_SHIFT      0x4
1857 #define I40E_LINK_SPEED_20GB_SHIFT      0x5
1858 #define I40E_LINK_SPEED_25GB_SHIFT      0x6
1859
1860 enum i40e_aq_link_speed {
1861         I40E_LINK_SPEED_UNKNOWN = 0,
1862         I40E_LINK_SPEED_100MB   = (1 << I40E_LINK_SPEED_100MB_SHIFT),
1863         I40E_LINK_SPEED_1GB     = (1 << I40E_LINK_SPEED_1000MB_SHIFT),
1864         I40E_LINK_SPEED_10GB    = (1 << I40E_LINK_SPEED_10GB_SHIFT),
1865         I40E_LINK_SPEED_40GB    = (1 << I40E_LINK_SPEED_40GB_SHIFT),
1866         I40E_LINK_SPEED_20GB    = (1 << I40E_LINK_SPEED_20GB_SHIFT),
1867         I40E_LINK_SPEED_25GB    = (1 << I40E_LINK_SPEED_25GB_SHIFT),
1868 };
1869
1870 struct i40e_aqc_module_desc {
1871         u8 oui[3];
1872         u8 reserved1;
1873         u8 part_number[16];
1874         u8 revision[4];
1875         u8 reserved2[8];
1876 };
1877
1878 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_module_desc);
1879
1880 struct i40e_aq_get_phy_abilities_resp {
1881         __le32  phy_type;       /* bitmap using the above enum for offsets */
1882         u8      link_speed;     /* bitmap using the above enum bit patterns */
1883         u8      abilities;
1884 #define I40E_AQ_PHY_FLAG_PAUSE_TX       0x01
1885 #define I40E_AQ_PHY_FLAG_PAUSE_RX       0x02
1886 #define I40E_AQ_PHY_FLAG_LOW_POWER      0x04
1887 #define I40E_AQ_PHY_LINK_ENABLED        0x08
1888 #define I40E_AQ_PHY_AN_ENABLED          0x10
1889 #define I40E_AQ_PHY_FLAG_MODULE_QUAL    0x20
1890 #define I40E_AQ_PHY_FEC_ABILITY_KR      0x40
1891 #define I40E_AQ_PHY_FEC_ABILITY_RS      0x80
1892         __le16  eee_capability;
1893 #define I40E_AQ_EEE_100BASE_TX          0x0002
1894 #define I40E_AQ_EEE_1000BASE_T          0x0004
1895 #define I40E_AQ_EEE_10GBASE_T           0x0008
1896 #define I40E_AQ_EEE_1000BASE_KX         0x0010
1897 #define I40E_AQ_EEE_10GBASE_KX4         0x0020
1898 #define I40E_AQ_EEE_10GBASE_KR          0x0040
1899         __le32  eeer_val;
1900         u8      d3_lpan;
1901 #define I40E_AQ_SET_PHY_D3_LPAN_ENA     0x01
1902         u8      phy_type_ext;
1903 #define I40E_AQ_PHY_TYPE_EXT_25G_KR     0x01
1904 #define I40E_AQ_PHY_TYPE_EXT_25G_CR     0x02
1905 #define I40E_AQ_PHY_TYPE_EXT_25G_SR     0x04
1906 #define I40E_AQ_PHY_TYPE_EXT_25G_LR     0x08
1907         u8      fec_cfg_curr_mod_ext_info;
1908 #define I40E_AQ_ENABLE_FEC_KR           0x01
1909 #define I40E_AQ_ENABLE_FEC_RS           0x02
1910 #define I40E_AQ_REQUEST_FEC_KR          0x04
1911 #define I40E_AQ_REQUEST_FEC_RS          0x08
1912 #define I40E_AQ_ENABLE_FEC_AUTO         0x10
1913 #define I40E_AQ_FEC
1914 #define I40E_AQ_MODULE_TYPE_EXT_MASK    0xE0
1915 #define I40E_AQ_MODULE_TYPE_EXT_SHIFT   5
1916
1917         u8      ext_comp_code;
1918         u8      phy_id[4];
1919         u8      module_type[3];
1920         u8      qualified_module_count;
1921 #define I40E_AQ_PHY_MAX_QMS             16
1922         struct i40e_aqc_module_desc     qualified_module[I40E_AQ_PHY_MAX_QMS];
1923 };
1924
1925 I40E_CHECK_STRUCT_LEN(0x218, i40e_aq_get_phy_abilities_resp);
1926
1927 /* Set PHY Config (direct 0x0601) */
1928 struct i40e_aq_set_phy_config { /* same bits as above in all */
1929         __le32  phy_type;
1930         u8      link_speed;
1931         u8      abilities;
1932 /* bits 0-2 use the values from get_phy_abilities_resp */
1933 #define I40E_AQ_PHY_ENABLE_LINK         0x08
1934 #define I40E_AQ_PHY_ENABLE_AN           0x10
1935 #define I40E_AQ_PHY_ENABLE_ATOMIC_LINK  0x20
1936         __le16  eee_capability;
1937         __le32  eeer;
1938         u8      low_power_ctrl;
1939         u8      phy_type_ext;
1940         u8      fec_config;
1941 #define I40E_AQ_SET_FEC_ABILITY_KR      BIT(0)
1942 #define I40E_AQ_SET_FEC_ABILITY_RS      BIT(1)
1943 #define I40E_AQ_SET_FEC_REQUEST_KR      BIT(2)
1944 #define I40E_AQ_SET_FEC_REQUEST_RS      BIT(3)
1945 #define I40E_AQ_SET_FEC_AUTO            BIT(4)
1946 #define I40E_AQ_PHY_FEC_CONFIG_SHIFT    0x0
1947 #define I40E_AQ_PHY_FEC_CONFIG_MASK     (0x1F << I40E_AQ_PHY_FEC_CONFIG_SHIFT)
1948         u8      reserved;
1949 };
1950
1951 I40E_CHECK_CMD_LENGTH(i40e_aq_set_phy_config);
1952
1953 /* Set MAC Config command data structure (direct 0x0603) */
1954 struct i40e_aq_set_mac_config {
1955         __le16  max_frame_size;
1956         u8      params;
1957 #define I40E_AQ_SET_MAC_CONFIG_CRC_EN           0x04
1958 #define I40E_AQ_SET_MAC_CONFIG_PACING_MASK      0x78
1959 #define I40E_AQ_SET_MAC_CONFIG_PACING_SHIFT     3
1960 #define I40E_AQ_SET_MAC_CONFIG_PACING_NONE      0x0
1961 #define I40E_AQ_SET_MAC_CONFIG_PACING_1B_13TX   0xF
1962 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_9TX   0x9
1963 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_4TX   0x8
1964 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_7TX   0x7
1965 #define I40E_AQ_SET_MAC_CONFIG_PACING_2DW_3TX   0x6
1966 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_1TX   0x5
1967 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_2TX   0x4
1968 #define I40E_AQ_SET_MAC_CONFIG_PACING_7DW_3TX   0x3
1969 #define I40E_AQ_SET_MAC_CONFIG_PACING_4DW_1TX   0x2
1970 #define I40E_AQ_SET_MAC_CONFIG_PACING_9DW_1TX   0x1
1971         u8      tx_timer_priority; /* bitmap */
1972         __le16  tx_timer_value;
1973         __le16  fc_refresh_threshold;
1974         u8      reserved[8];
1975 };
1976
1977 I40E_CHECK_CMD_LENGTH(i40e_aq_set_mac_config);
1978
1979 /* Restart Auto-Negotiation (direct 0x605) */
1980 struct i40e_aqc_set_link_restart_an {
1981         u8      command;
1982 #define I40E_AQ_PHY_RESTART_AN  0x02
1983 #define I40E_AQ_PHY_LINK_ENABLE 0x04
1984         u8      reserved[15];
1985 };
1986
1987 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_link_restart_an);
1988
1989 /* Get Link Status cmd & response data structure (direct 0x0607) */
1990 struct i40e_aqc_get_link_status {
1991         __le16  command_flags; /* only field set on command */
1992 #define I40E_AQ_LSE_MASK                0x3
1993 #define I40E_AQ_LSE_NOP                 0x0
1994 #define I40E_AQ_LSE_DISABLE             0x2
1995 #define I40E_AQ_LSE_ENABLE              0x3
1996 /* only response uses this flag */
1997 #define I40E_AQ_LSE_IS_ENABLED          0x1
1998         u8      phy_type;    /* i40e_aq_phy_type   */
1999         u8      link_speed;  /* i40e_aq_link_speed */
2000         u8      link_info;
2001 #define I40E_AQ_LINK_UP                 0x01    /* obsolete */
2002 #define I40E_AQ_LINK_UP_FUNCTION        0x01
2003 #define I40E_AQ_LINK_FAULT              0x02
2004 #define I40E_AQ_LINK_FAULT_TX           0x04
2005 #define I40E_AQ_LINK_FAULT_RX           0x08
2006 #define I40E_AQ_LINK_FAULT_REMOTE       0x10
2007 #define I40E_AQ_LINK_UP_PORT            0x20
2008 #define I40E_AQ_MEDIA_AVAILABLE         0x40
2009 #define I40E_AQ_SIGNAL_DETECT           0x80
2010         u8      an_info;
2011 #define I40E_AQ_AN_COMPLETED            0x01
2012 #define I40E_AQ_LP_AN_ABILITY           0x02
2013 #define I40E_AQ_PD_FAULT                0x04
2014 #define I40E_AQ_FEC_EN                  0x08
2015 #define I40E_AQ_PHY_LOW_POWER           0x10
2016 #define I40E_AQ_LINK_PAUSE_TX           0x20
2017 #define I40E_AQ_LINK_PAUSE_RX           0x40
2018 #define I40E_AQ_QUALIFIED_MODULE        0x80
2019         u8      ext_info;
2020 #define I40E_AQ_LINK_PHY_TEMP_ALARM     0x01
2021 #define I40E_AQ_LINK_XCESSIVE_ERRORS    0x02
2022 #define I40E_AQ_LINK_TX_SHIFT           0x02
2023 #define I40E_AQ_LINK_TX_MASK            (0x03 << I40E_AQ_LINK_TX_SHIFT)
2024 #define I40E_AQ_LINK_TX_ACTIVE          0x00
2025 #define I40E_AQ_LINK_TX_DRAINED         0x01
2026 #define I40E_AQ_LINK_TX_FLUSHED         0x03
2027 #define I40E_AQ_LINK_FORCED_40G         0x10
2028 /* 25G Error Codes */
2029 #define I40E_AQ_25G_NO_ERR              0X00
2030 #define I40E_AQ_25G_NOT_PRESENT         0X01
2031 #define I40E_AQ_25G_NVM_CRC_ERR         0X02
2032 #define I40E_AQ_25G_SBUS_UCODE_ERR      0X03
2033 #define I40E_AQ_25G_SERDES_UCODE_ERR    0X04
2034 #define I40E_AQ_25G_NIMB_UCODE_ERR      0X05
2035         u8      loopback; /* use defines from i40e_aqc_set_lb_mode */
2036         __le16  max_frame_size;
2037         u8      config;
2038 #define I40E_AQ_CONFIG_FEC_KR_ENA       0x01
2039 #define I40E_AQ_CONFIG_FEC_RS_ENA       0x02
2040 #define I40E_AQ_CONFIG_CRC_ENA          0x04
2041 #define I40E_AQ_CONFIG_PACING_MASK      0x78
2042         u8      power_desc;
2043 #define I40E_AQ_LINK_POWER_CLASS_1      0x00
2044 #define I40E_AQ_LINK_POWER_CLASS_2      0x01
2045 #define I40E_AQ_LINK_POWER_CLASS_3      0x02
2046 #define I40E_AQ_LINK_POWER_CLASS_4      0x03
2047 #define I40E_AQ_PWR_CLASS_MASK          0x03
2048         u8      reserved[4];
2049 };
2050
2051 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_link_status);
2052
2053 /* Set event mask command (direct 0x613) */
2054 struct i40e_aqc_set_phy_int_mask {
2055         u8      reserved[8];
2056         __le16  event_mask;
2057 #define I40E_AQ_EVENT_LINK_UPDOWN       0x0002
2058 #define I40E_AQ_EVENT_MEDIA_NA          0x0004
2059 #define I40E_AQ_EVENT_LINK_FAULT        0x0008
2060 #define I40E_AQ_EVENT_PHY_TEMP_ALARM    0x0010
2061 #define I40E_AQ_EVENT_EXCESSIVE_ERRORS  0x0020
2062 #define I40E_AQ_EVENT_SIGNAL_DETECT     0x0040
2063 #define I40E_AQ_EVENT_AN_COMPLETED      0x0080
2064 #define I40E_AQ_EVENT_MODULE_QUAL_FAIL  0x0100
2065 #define I40E_AQ_EVENT_PORT_TX_SUSPENDED 0x0200
2066         u8      reserved1[6];
2067 };
2068
2069 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_int_mask);
2070
2071 /* Get Local AN advt register (direct 0x0614)
2072  * Set Local AN advt register (direct 0x0615)
2073  * Get Link Partner AN advt register (direct 0x0616)
2074  */
2075 struct i40e_aqc_an_advt_reg {
2076         __le32  local_an_reg0;
2077         __le16  local_an_reg1;
2078         u8      reserved[10];
2079 };
2080
2081 I40E_CHECK_CMD_LENGTH(i40e_aqc_an_advt_reg);
2082
2083 /* Set Loopback mode (0x0618) */
2084 struct i40e_aqc_set_lb_mode {
2085         __le16  lb_mode;
2086 #define I40E_AQ_LB_PHY_LOCAL    0x01
2087 #define I40E_AQ_LB_PHY_REMOTE   0x02
2088 #define I40E_AQ_LB_MAC_LOCAL    0x04
2089         u8      reserved[14];
2090 };
2091
2092 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_lb_mode);
2093
2094 /* Set PHY Debug command (0x0622) */
2095 struct i40e_aqc_set_phy_debug {
2096         u8      command_flags;
2097 #define I40E_AQ_PHY_DEBUG_RESET_INTERNAL        0x02
2098 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT  2
2099 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_MASK   (0x03 << \
2100                                         I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT)
2101 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_NONE   0x00
2102 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_HARD   0x01
2103 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SOFT   0x02
2104 /* Disable link manageability on a single port */
2105 #define I40E_AQ_PHY_DEBUG_DISABLE_LINK_FW       0x10
2106 /* Disable link manageability on all ports needs both bits 4 and 5 */
2107 #define I40E_AQ_PHY_DEBUG_DISABLE_ALL_LINK_FW   0x20
2108         u8      reserved[15];
2109 };
2110
2111 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_debug);
2112
2113 enum i40e_aq_phy_reg_type {
2114         I40E_AQC_PHY_REG_INTERNAL       = 0x1,
2115         I40E_AQC_PHY_REG_EXERNAL_BASET  = 0x2,
2116         I40E_AQC_PHY_REG_EXERNAL_MODULE = 0x3
2117 };
2118
2119 /* Run PHY Activity (0x0626) */
2120 struct i40e_aqc_run_phy_activity {
2121         __le16  activity_id;
2122         u8      flags;
2123         u8      reserved1;
2124         __le32  control;
2125         __le32  data;
2126         u8      reserved2[4];
2127 };
2128
2129 I40E_CHECK_CMD_LENGTH(i40e_aqc_run_phy_activity);
2130
2131 /* NVM Read command (indirect 0x0701)
2132  * NVM Erase commands (direct 0x0702)
2133  * NVM Update commands (indirect 0x0703)
2134  */
2135 struct i40e_aqc_nvm_update {
2136         u8      command_flags;
2137 #define I40E_AQ_NVM_LAST_CMD    0x01
2138 #define I40E_AQ_NVM_FLASH_ONLY  0x80
2139         u8      module_pointer;
2140         __le16  length;
2141         __le32  offset;
2142         __le32  addr_high;
2143         __le32  addr_low;
2144 };
2145
2146 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_update);
2147
2148 /* NVM Config Read (indirect 0x0704) */
2149 struct i40e_aqc_nvm_config_read {
2150         __le16  cmd_flags;
2151 #define I40E_AQ_ANVM_SINGLE_OR_MULTIPLE_FEATURES_MASK   1
2152 #define I40E_AQ_ANVM_READ_SINGLE_FEATURE                0
2153 #define I40E_AQ_ANVM_READ_MULTIPLE_FEATURES             1
2154         __le16  element_count;
2155         __le16  element_id;     /* Feature/field ID */
2156         __le16  element_id_msw; /* MSWord of field ID */
2157         __le32  address_high;
2158         __le32  address_low;
2159 };
2160
2161 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_read);
2162
2163 /* NVM Config Write (indirect 0x0705) */
2164 struct i40e_aqc_nvm_config_write {
2165         __le16  cmd_flags;
2166         __le16  element_count;
2167         u8      reserved[4];
2168         __le32  address_high;
2169         __le32  address_low;
2170 };
2171
2172 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_write);
2173
2174 /* Used for 0x0704 as well as for 0x0705 commands */
2175 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT         1
2176 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_MASK \
2177                                 (1 << I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT)
2178 #define I40E_AQ_ANVM_FEATURE            0
2179 #define I40E_AQ_ANVM_IMMEDIATE_FIELD    (1 << FEATURE_OR_IMMEDIATE_SHIFT)
2180 struct i40e_aqc_nvm_config_data_feature {
2181         __le16 feature_id;
2182 #define I40E_AQ_ANVM_FEATURE_OPTION_OEM_ONLY            0x01
2183 #define I40E_AQ_ANVM_FEATURE_OPTION_DWORD_MAP           0x08
2184 #define I40E_AQ_ANVM_FEATURE_OPTION_POR_CSR             0x10
2185         __le16 feature_options;
2186         __le16 feature_selection;
2187 };
2188
2189 I40E_CHECK_STRUCT_LEN(0x6, i40e_aqc_nvm_config_data_feature);
2190
2191 struct i40e_aqc_nvm_config_data_immediate_field {
2192         __le32 field_id;
2193         __le32 field_value;
2194         __le16 field_options;
2195         __le16 reserved;
2196 };
2197
2198 I40E_CHECK_STRUCT_LEN(0xc, i40e_aqc_nvm_config_data_immediate_field);
2199
2200 /* OEM Post Update (indirect 0x0720)
2201  * no command data struct used
2202  */
2203 struct i40e_aqc_nvm_oem_post_update {
2204 #define I40E_AQ_NVM_OEM_POST_UPDATE_EXTERNAL_DATA       0x01
2205         u8 sel_data;
2206         u8 reserved[7];
2207 };
2208
2209 I40E_CHECK_STRUCT_LEN(0x8, i40e_aqc_nvm_oem_post_update);
2210
2211 struct i40e_aqc_nvm_oem_post_update_buffer {
2212         u8 str_len;
2213         u8 dev_addr;
2214         __le16 eeprom_addr;
2215         u8 data[36];
2216 };
2217
2218 I40E_CHECK_STRUCT_LEN(0x28, i40e_aqc_nvm_oem_post_update_buffer);
2219
2220 /* Thermal Sensor (indirect 0x0721)
2221  *     read or set thermal sensor configs and values
2222  *     takes a sensor and command specific data buffer, not detailed here
2223  */
2224 struct i40e_aqc_thermal_sensor {
2225         u8 sensor_action;
2226 #define I40E_AQ_THERMAL_SENSOR_READ_CONFIG      0
2227 #define I40E_AQ_THERMAL_SENSOR_SET_CONFIG       1
2228 #define I40E_AQ_THERMAL_SENSOR_READ_TEMP        2
2229         u8 reserved[7];
2230         __le32  addr_high;
2231         __le32  addr_low;
2232 };
2233
2234 I40E_CHECK_CMD_LENGTH(i40e_aqc_thermal_sensor);
2235
2236 /* Send to PF command (indirect 0x0801) id is only used by PF
2237  * Send to VF command (indirect 0x0802) id is only used by PF
2238  * Send to Peer PF command (indirect 0x0803)
2239  */
2240 struct i40e_aqc_pf_vf_message {
2241         __le32  id;
2242         u8      reserved[4];
2243         __le32  addr_high;
2244         __le32  addr_low;
2245 };
2246
2247 I40E_CHECK_CMD_LENGTH(i40e_aqc_pf_vf_message);
2248
2249 /* Alternate structure */
2250
2251 /* Direct write (direct 0x0900)
2252  * Direct read (direct 0x0902)
2253  */
2254 struct i40e_aqc_alternate_write {
2255         __le32 address0;
2256         __le32 data0;
2257         __le32 address1;
2258         __le32 data1;
2259 };
2260
2261 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write);
2262
2263 /* Indirect write (indirect 0x0901)
2264  * Indirect read (indirect 0x0903)
2265  */
2266
2267 struct i40e_aqc_alternate_ind_write {
2268         __le32 address;
2269         __le32 length;
2270         __le32 addr_high;
2271         __le32 addr_low;
2272 };
2273
2274 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_ind_write);
2275
2276 /* Done alternate write (direct 0x0904)
2277  * uses i40e_aq_desc
2278  */
2279 struct i40e_aqc_alternate_write_done {
2280         __le16  cmd_flags;
2281 #define I40E_AQ_ALTERNATE_MODE_BIOS_MASK        1
2282 #define I40E_AQ_ALTERNATE_MODE_BIOS_LEGACY      0
2283 #define I40E_AQ_ALTERNATE_MODE_BIOS_UEFI        1
2284 #define I40E_AQ_ALTERNATE_RESET_NEEDED          2
2285         u8      reserved[14];
2286 };
2287
2288 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write_done);
2289
2290 /* Set OEM mode (direct 0x0905) */
2291 struct i40e_aqc_alternate_set_mode {
2292         __le32  mode;
2293 #define I40E_AQ_ALTERNATE_MODE_NONE     0
2294 #define I40E_AQ_ALTERNATE_MODE_OEM      1
2295         u8      reserved[12];
2296 };
2297
2298 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_set_mode);
2299
2300 /* Clear port Alternate RAM (direct 0x0906) uses i40e_aq_desc */
2301
2302 /* async events 0x10xx */
2303
2304 /* Lan Queue Overflow Event (direct, 0x1001) */
2305 struct i40e_aqc_lan_overflow {
2306         __le32  prtdcb_rupto;
2307         __le32  otx_ctl;
2308         u8      reserved[8];
2309 };
2310
2311 I40E_CHECK_CMD_LENGTH(i40e_aqc_lan_overflow);
2312
2313 /* Get LLDP MIB (indirect 0x0A00) */
2314 struct i40e_aqc_lldp_get_mib {
2315         u8      type;
2316         u8      reserved1;
2317 #define I40E_AQ_LLDP_MIB_TYPE_MASK              0x3
2318 #define I40E_AQ_LLDP_MIB_LOCAL                  0x0
2319 #define I40E_AQ_LLDP_MIB_REMOTE                 0x1
2320 #define I40E_AQ_LLDP_MIB_LOCAL_AND_REMOTE       0x2
2321 #define I40E_AQ_LLDP_BRIDGE_TYPE_MASK           0xC
2322 #define I40E_AQ_LLDP_BRIDGE_TYPE_SHIFT          0x2
2323 #define I40E_AQ_LLDP_BRIDGE_TYPE_NEAREST_BRIDGE 0x0
2324 #define I40E_AQ_LLDP_BRIDGE_TYPE_NON_TPMR       0x1
2325 #define I40E_AQ_LLDP_TX_SHIFT                   0x4
2326 #define I40E_AQ_LLDP_TX_MASK                    (0x03 << I40E_AQ_LLDP_TX_SHIFT)
2327 /* TX pause flags use I40E_AQ_LINK_TX_* above */
2328         __le16  local_len;
2329         __le16  remote_len;
2330         u8      reserved2[2];
2331         __le32  addr_high;
2332         __le32  addr_low;
2333 };
2334
2335 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_get_mib);
2336
2337 /* Configure LLDP MIB Change Event (direct 0x0A01)
2338  * also used for the event (with type in the command field)
2339  */
2340 struct i40e_aqc_lldp_update_mib {
2341         u8      command;
2342 #define I40E_AQ_LLDP_MIB_UPDATE_ENABLE  0x0
2343 #define I40E_AQ_LLDP_MIB_UPDATE_DISABLE 0x1
2344         u8      reserved[7];
2345         __le32  addr_high;
2346         __le32  addr_low;
2347 };
2348
2349 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_mib);
2350
2351 /* Add LLDP TLV (indirect 0x0A02)
2352  * Delete LLDP TLV (indirect 0x0A04)
2353  */
2354 struct i40e_aqc_lldp_add_tlv {
2355         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2356         u8      reserved1[1];
2357         __le16  len;
2358         u8      reserved2[4];
2359         __le32  addr_high;
2360         __le32  addr_low;
2361 };
2362
2363 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_add_tlv);
2364
2365 /* Update LLDP TLV (indirect 0x0A03) */
2366 struct i40e_aqc_lldp_update_tlv {
2367         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2368         u8      reserved;
2369         __le16  old_len;
2370         __le16  new_offset;
2371         __le16  new_len;
2372         __le32  addr_high;
2373         __le32  addr_low;
2374 };
2375
2376 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_tlv);
2377
2378 /* Stop LLDP (direct 0x0A05) */
2379 struct i40e_aqc_lldp_stop {
2380         u8      command;
2381 #define I40E_AQ_LLDP_AGENT_STOP         0x0
2382 #define I40E_AQ_LLDP_AGENT_SHUTDOWN     0x1
2383         u8      reserved[15];
2384 };
2385
2386 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop);
2387
2388 /* Start LLDP (direct 0x0A06) */
2389
2390 struct i40e_aqc_lldp_start {
2391         u8      command;
2392 #define I40E_AQ_LLDP_AGENT_START        0x1
2393         u8      reserved[15];
2394 };
2395
2396 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_start);
2397
2398 /* Get CEE DCBX Oper Config (0x0A07)
2399  * uses the generic descriptor struct
2400  * returns below as indirect response
2401  */
2402
2403 #define I40E_AQC_CEE_APP_FCOE_SHIFT     0x0
2404 #define I40E_AQC_CEE_APP_FCOE_MASK      (0x7 << I40E_AQC_CEE_APP_FCOE_SHIFT)
2405 #define I40E_AQC_CEE_APP_ISCSI_SHIFT    0x3
2406 #define I40E_AQC_CEE_APP_ISCSI_MASK     (0x7 << I40E_AQC_CEE_APP_ISCSI_SHIFT)
2407 #define I40E_AQC_CEE_APP_FIP_SHIFT      0x8
2408 #define I40E_AQC_CEE_APP_FIP_MASK       (0x7 << I40E_AQC_CEE_APP_FIP_SHIFT)
2409
2410 #define I40E_AQC_CEE_PG_STATUS_SHIFT    0x0
2411 #define I40E_AQC_CEE_PG_STATUS_MASK     (0x7 << I40E_AQC_CEE_PG_STATUS_SHIFT)
2412 #define I40E_AQC_CEE_PFC_STATUS_SHIFT   0x3
2413 #define I40E_AQC_CEE_PFC_STATUS_MASK    (0x7 << I40E_AQC_CEE_PFC_STATUS_SHIFT)
2414 #define I40E_AQC_CEE_APP_STATUS_SHIFT   0x8
2415 #define I40E_AQC_CEE_APP_STATUS_MASK    (0x7 << I40E_AQC_CEE_APP_STATUS_SHIFT)
2416 #define I40E_AQC_CEE_FCOE_STATUS_SHIFT  0x8
2417 #define I40E_AQC_CEE_FCOE_STATUS_MASK   (0x7 << I40E_AQC_CEE_FCOE_STATUS_SHIFT)
2418 #define I40E_AQC_CEE_ISCSI_STATUS_SHIFT 0xB
2419 #define I40E_AQC_CEE_ISCSI_STATUS_MASK  (0x7 << I40E_AQC_CEE_ISCSI_STATUS_SHIFT)
2420 #define I40E_AQC_CEE_FIP_STATUS_SHIFT   0x10
2421 #define I40E_AQC_CEE_FIP_STATUS_MASK    (0x7 << I40E_AQC_CEE_FIP_STATUS_SHIFT)
2422
2423 /* struct i40e_aqc_get_cee_dcb_cfg_v1_resp was originally defined with
2424  * word boundary layout issues, which the Linux compilers silently deal
2425  * with by adding padding, making the actual struct larger than designed.
2426  * However, the FW compiler for the NIC is less lenient and complains
2427  * about the struct.  Hence, the struct defined here has an extra byte in
2428  * fields reserved3 and reserved4 to directly acknowledge that padding,
2429  * and the new length is used in the length check macro.
2430  */
2431 struct i40e_aqc_get_cee_dcb_cfg_v1_resp {
2432         u8      reserved1;
2433         u8      oper_num_tc;
2434         u8      oper_prio_tc[4];
2435         u8      reserved2;
2436         u8      oper_tc_bw[8];
2437         u8      oper_pfc_en;
2438         u8      reserved3[2];
2439         __le16  oper_app_prio;
2440         u8      reserved4[2];
2441         __le16  tlv_status;
2442 };
2443
2444 I40E_CHECK_STRUCT_LEN(0x18, i40e_aqc_get_cee_dcb_cfg_v1_resp);
2445
2446 struct i40e_aqc_get_cee_dcb_cfg_resp {
2447         u8      oper_num_tc;
2448         u8      oper_prio_tc[4];
2449         u8      oper_tc_bw[8];
2450         u8      oper_pfc_en;
2451         __le16  oper_app_prio;
2452         __le32  tlv_status;
2453         u8      reserved[12];
2454 };
2455
2456 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_cee_dcb_cfg_resp);
2457
2458 /*      Set Local LLDP MIB (indirect 0x0A08)
2459  *      Used to replace the local MIB of a given LLDP agent. e.g. DCBx
2460  */
2461 struct i40e_aqc_lldp_set_local_mib {
2462 #define SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT        0
2463 #define SET_LOCAL_MIB_AC_TYPE_DCBX_MASK (1 << \
2464                                         SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT)
2465 #define SET_LOCAL_MIB_AC_TYPE_LOCAL_MIB 0x0
2466 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT    (1)
2467 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_MASK     (1 << \
2468                                 SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT)
2469 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS          0x1
2470         u8      type;
2471         u8      reserved0;
2472         __le16  length;
2473         u8      reserved1[4];
2474         __le32  address_high;
2475         __le32  address_low;
2476 };
2477
2478 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_set_local_mib);
2479
2480 struct i40e_aqc_lldp_set_local_mib_resp {
2481 #define SET_LOCAL_MIB_RESP_EVENT_TRIGGERED_MASK      0x01
2482         u8  status;
2483         u8  reserved[15];
2484 };
2485
2486 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_lldp_set_local_mib_resp);
2487
2488 /*      Stop/Start LLDP Agent (direct 0x0A09)
2489  *      Used for stopping/starting specific LLDP agent. e.g. DCBx
2490  */
2491 struct i40e_aqc_lldp_stop_start_specific_agent {
2492 #define I40E_AQC_START_SPECIFIC_AGENT_SHIFT     0
2493 #define I40E_AQC_START_SPECIFIC_AGENT_MASK \
2494                                 (1 << I40E_AQC_START_SPECIFIC_AGENT_SHIFT)
2495         u8      command;
2496         u8      reserved[15];
2497 };
2498
2499 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop_start_specific_agent);
2500
2501 /* Add Udp Tunnel command and completion (direct 0x0B00) */
2502 struct i40e_aqc_add_udp_tunnel {
2503         __le16  udp_port;
2504         u8      reserved0[3];
2505         u8      protocol_type;
2506 #define I40E_AQC_TUNNEL_TYPE_VXLAN      0x00
2507 #define I40E_AQC_TUNNEL_TYPE_NGE        0x01
2508 #define I40E_AQC_TUNNEL_TYPE_TEREDO     0x10
2509 #define I40E_AQC_TUNNEL_TYPE_VXLAN_GPE  0x11
2510         u8      reserved1[10];
2511 };
2512
2513 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel);
2514
2515 struct i40e_aqc_add_udp_tunnel_completion {
2516         __le16  udp_port;
2517         u8      filter_entry_index;
2518         u8      multiple_pfs;
2519 #define I40E_AQC_SINGLE_PF              0x0
2520 #define I40E_AQC_MULTIPLE_PFS           0x1
2521         u8      total_filters;
2522         u8      reserved[11];
2523 };
2524
2525 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel_completion);
2526
2527 /* remove UDP Tunnel command (0x0B01) */
2528 struct i40e_aqc_remove_udp_tunnel {
2529         u8      reserved[2];
2530         u8      index; /* 0 to 15 */
2531         u8      reserved2[13];
2532 };
2533
2534 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_udp_tunnel);
2535
2536 struct i40e_aqc_del_udp_tunnel_completion {
2537         __le16  udp_port;
2538         u8      index; /* 0 to 15 */
2539         u8      multiple_pfs;
2540         u8      total_filters_used;
2541         u8      reserved1[11];
2542 };
2543
2544 I40E_CHECK_CMD_LENGTH(i40e_aqc_del_udp_tunnel_completion);
2545
2546 struct i40e_aqc_get_set_rss_key {
2547 #define I40E_AQC_SET_RSS_KEY_VSI_VALID          (0x1 << 15)
2548 #define I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT       0
2549 #define I40E_AQC_SET_RSS_KEY_VSI_ID_MASK        (0x3FF << \
2550                                         I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT)
2551         __le16  vsi_id;
2552         u8      reserved[6];
2553         __le32  addr_high;
2554         __le32  addr_low;
2555 };
2556
2557 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_key);
2558
2559 struct i40e_aqc_get_set_rss_key_data {
2560         u8 standard_rss_key[0x28];
2561         u8 extended_hash_key[0xc];
2562 };
2563
2564 I40E_CHECK_STRUCT_LEN(0x34, i40e_aqc_get_set_rss_key_data);
2565
2566 struct  i40e_aqc_get_set_rss_lut {
2567 #define I40E_AQC_SET_RSS_LUT_VSI_VALID          (0x1 << 15)
2568 #define I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT       0
2569 #define I40E_AQC_SET_RSS_LUT_VSI_ID_MASK        (0x3FF << \
2570                                         I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT)
2571         __le16  vsi_id;
2572 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT   0
2573 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_MASK    (0x1 << \
2574                                         I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT)
2575
2576 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_VSI     0
2577 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_PF      1
2578         __le16  flags;
2579         u8      reserved[4];
2580         __le32  addr_high;
2581         __le32  addr_low;
2582 };
2583
2584 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_lut);
2585
2586 /* tunnel key structure 0x0B10 */
2587
2588 struct i40e_aqc_tunnel_key_structure {
2589         u8      key1_off;
2590         u8      key2_off;
2591         u8      key1_len;  /* 0 to 15 */
2592         u8      key2_len;  /* 0 to 15 */
2593         u8      flags;
2594 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDE     0x01
2595 /* response flags */
2596 #define I40E_AQC_TUNNEL_KEY_STRUCT_SUCCESS      0x01
2597 #define I40E_AQC_TUNNEL_KEY_STRUCT_MODIFIED     0x02
2598 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDDEN   0x03
2599         u8      network_key_index;
2600 #define I40E_AQC_NETWORK_KEY_INDEX_VXLAN                0x0
2601 #define I40E_AQC_NETWORK_KEY_INDEX_NGE                  0x1
2602 #define I40E_AQC_NETWORK_KEY_INDEX_FLEX_MAC_IN_UDP      0x2
2603 #define I40E_AQC_NETWORK_KEY_INDEX_GRE                  0x3
2604         u8      reserved[10];
2605 };
2606
2607 I40E_CHECK_CMD_LENGTH(i40e_aqc_tunnel_key_structure);
2608
2609 /* OEM mode commands (direct 0xFE0x) */
2610 struct i40e_aqc_oem_param_change {
2611         __le32  param_type;
2612 #define I40E_AQ_OEM_PARAM_TYPE_PF_CTL   0
2613 #define I40E_AQ_OEM_PARAM_TYPE_BW_CTL   1
2614 #define I40E_AQ_OEM_PARAM_MAC           2
2615         __le32  param_value1;
2616         __le16  param_value2;
2617         u8      reserved[6];
2618 };
2619
2620 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_param_change);
2621
2622 struct i40e_aqc_oem_state_change {
2623         __le32  state;
2624 #define I40E_AQ_OEM_STATE_LINK_DOWN     0x0
2625 #define I40E_AQ_OEM_STATE_LINK_UP       0x1
2626         u8      reserved[12];
2627 };
2628
2629 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_state_change);
2630
2631 /* Initialize OCSD (0xFE02, direct) */
2632 struct i40e_aqc_opc_oem_ocsd_initialize {
2633         u8 type_status;
2634         u8 reserved1[3];
2635         __le32 ocsd_memory_block_addr_high;
2636         __le32 ocsd_memory_block_addr_low;
2637         __le32 requested_update_interval;
2638 };
2639
2640 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocsd_initialize);
2641
2642 /* Initialize OCBB  (0xFE03, direct) */
2643 struct i40e_aqc_opc_oem_ocbb_initialize {
2644         u8 type_status;
2645         u8 reserved1[3];
2646         __le32 ocbb_memory_block_addr_high;
2647         __le32 ocbb_memory_block_addr_low;
2648         u8 reserved2[4];
2649 };
2650
2651 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocbb_initialize);
2652
2653 /* debug commands */
2654
2655 /* get device id (0xFF00) uses the generic structure */
2656
2657 /* set test more (0xFF01, internal) */
2658
2659 struct i40e_acq_set_test_mode {
2660         u8      mode;
2661 #define I40E_AQ_TEST_PARTIAL    0
2662 #define I40E_AQ_TEST_FULL       1
2663 #define I40E_AQ_TEST_NVM        2
2664         u8      reserved[3];
2665         u8      command;
2666 #define I40E_AQ_TEST_OPEN       0
2667 #define I40E_AQ_TEST_CLOSE      1
2668 #define I40E_AQ_TEST_INC        2
2669         u8      reserved2[3];
2670         __le32  address_high;
2671         __le32  address_low;
2672 };
2673
2674 I40E_CHECK_CMD_LENGTH(i40e_acq_set_test_mode);
2675
2676 /* Debug Read Register command (0xFF03)
2677  * Debug Write Register command (0xFF04)
2678  */
2679 struct i40e_aqc_debug_reg_read_write {
2680         __le32 reserved;
2681         __le32 address;
2682         __le32 value_high;
2683         __le32 value_low;
2684 };
2685
2686 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_reg_read_write);
2687
2688 /* Scatter/gather Reg Read  (indirect 0xFF05)
2689  * Scatter/gather Reg Write (indirect 0xFF06)
2690  */
2691
2692 /* i40e_aq_desc is used for the command */
2693 struct i40e_aqc_debug_reg_sg_element_data {
2694         __le32 address;
2695         __le32 value;
2696 };
2697
2698 /* Debug Modify register (direct 0xFF07) */
2699 struct i40e_aqc_debug_modify_reg {
2700         __le32 address;
2701         __le32 value;
2702         __le32 clear_mask;
2703         __le32 set_mask;
2704 };
2705
2706 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_reg);
2707
2708 /* dump internal data (0xFF08, indirect) */
2709
2710 #define I40E_AQ_CLUSTER_ID_AUX          0
2711 #define I40E_AQ_CLUSTER_ID_SWITCH_FLU   1
2712 #define I40E_AQ_CLUSTER_ID_TXSCHED      2
2713 #define I40E_AQ_CLUSTER_ID_HMC          3
2714 #define I40E_AQ_CLUSTER_ID_MAC0         4
2715 #define I40E_AQ_CLUSTER_ID_MAC1         5
2716 #define I40E_AQ_CLUSTER_ID_MAC2         6
2717 #define I40E_AQ_CLUSTER_ID_MAC3         7
2718 #define I40E_AQ_CLUSTER_ID_DCB          8
2719 #define I40E_AQ_CLUSTER_ID_EMP_MEM      9
2720 #define I40E_AQ_CLUSTER_ID_PKT_BUF      10
2721 #define I40E_AQ_CLUSTER_ID_ALTRAM       11
2722
2723 struct i40e_aqc_debug_dump_internals {
2724         u8      cluster_id;
2725         u8      table_id;
2726         __le16  data_size;
2727         __le32  idx;
2728         __le32  address_high;
2729         __le32  address_low;
2730 };
2731
2732 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_dump_internals);
2733
2734 struct i40e_aqc_debug_modify_internals {
2735         u8      cluster_id;
2736         u8      cluster_specific_params[7];
2737         __le32  address_high;
2738         __le32  address_low;
2739 };
2740
2741 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_internals);
2742
2743 #endif /* _I40E_ADMINQ_CMD_H_ */