drivers/net/i40e/base/i40e_adminq_cmd.h

   1 /*******************************************************************************
   2
   3 Copyright (c) 2013 - 2015, Intel Corporation
   4 All rights reserved.
   5
   6 Redistribution and use in source and binary forms, with or without
   7 modification, are permitted provided that the following conditions are met:
   8
   9  1. Redistributions of source code must retain the above copyright notice,
  10     this list of conditions and the following disclaimer.
  11
  12  2. Redistributions in binary form must reproduce the above copyright
  13     notice, this list of conditions and the following disclaimer in the
  14     documentation and/or other materials provided with the distribution.
  15
  16  3. Neither the name of the Intel Corporation nor the names of its
  17     contributors may be used to endorse or promote products derived from
  18     this software without specific prior written permission.
  19
  20 THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21 AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22 IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23 ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  24 LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25 CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26 SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27 INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28 CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29 ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  30 POSSIBILITY OF SUCH DAMAGE.
  31
  32 ***************************************************************************/
  33
  34 #ifndef _I40E_ADMINQ_CMD_H_
  35 #define _I40E_ADMINQ_CMD_H_
  36
  37 /* This header file defines the i40e Admin Queue commands and is shared between
  38  * i40e Firmware and Software.
  39  *
  40  * This file needs to comply with the Linux Kernel coding style.
  41  */
  42
  43 #define I40E_FW_API_VERSION_MAJOR       0x0001
  44 #define I40E_FW_API_VERSION_MINOR       0x0005
  45
  46 struct i40e_aq_desc {
  47         __le16 flags;
  48         __le16 opcode;
  49         __le16 datalen;
  50         __le16 retval;
  51         __le32 cookie_high;
  52         __le32 cookie_low;
  53         union {
  54                 struct {
  55                         __le32 param0;
  56                         __le32 param1;
  57                         __le32 param2;
  58                         __le32 param3;
  59                 } internal;
  60                 struct {
  61                         __le32 param0;
  62                         __le32 param1;
  63                         __le32 addr_high;
  64                         __le32 addr_low;
  65                 } external;
  66                 u8 raw[16];
  67         } params;
  68 };
  69
  70 /* Flags sub-structure
  71  * |0  |1  |2  |3  |4  |5  |6  |7  |8  |9  |10 |11 |12 |13 |14 |15 |
  72  * |DD |CMP|ERR|VFE| * *  RESERVED * * |LB |RD |VFC|BUF|SI |EI |FE |
  73  */
  74
  75 /* command flags and offsets*/
  76 #define I40E_AQ_FLAG_DD_SHIFT   0
  77 #define I40E_AQ_FLAG_CMP_SHIFT  1
  78 #define I40E_AQ_FLAG_ERR_SHIFT  2
  79 #define I40E_AQ_FLAG_VFE_SHIFT  3
  80 #define I40E_AQ_FLAG_LB_SHIFT   9
  81 #define I40E_AQ_FLAG_RD_SHIFT   10
  82 #define I40E_AQ_FLAG_VFC_SHIFT  11
  83 #define I40E_AQ_FLAG_BUF_SHIFT  12
  84 #define I40E_AQ_FLAG_SI_SHIFT   13
  85 #define I40E_AQ_FLAG_EI_SHIFT   14
  86 #define I40E_AQ_FLAG_FE_SHIFT   15
  87
  88 #define I40E_AQ_FLAG_DD         (1 << I40E_AQ_FLAG_DD_SHIFT)  /* 0x1    */
  89 #define I40E_AQ_FLAG_CMP        (1 << I40E_AQ_FLAG_CMP_SHIFT) /* 0x2    */
  90 #define I40E_AQ_FLAG_ERR        (1 << I40E_AQ_FLAG_ERR_SHIFT) /* 0x4    */
  91 #define I40E_AQ_FLAG_VFE        (1 << I40E_AQ_FLAG_VFE_SHIFT) /* 0x8    */
  92 #define I40E_AQ_FLAG_LB         (1 << I40E_AQ_FLAG_LB_SHIFT)  /* 0x200  */
  93 #define I40E_AQ_FLAG_RD         (1 << I40E_AQ_FLAG_RD_SHIFT)  /* 0x400  */
  94 #define I40E_AQ_FLAG_VFC        (1 << I40E_AQ_FLAG_VFC_SHIFT) /* 0x800  */
  95 #define I40E_AQ_FLAG_BUF        (1 << I40E_AQ_FLAG_BUF_SHIFT) /* 0x1000 */
  96 #define I40E_AQ_FLAG_SI         (1 << I40E_AQ_FLAG_SI_SHIFT)  /* 0x2000 */
  97 #define I40E_AQ_FLAG_EI         (1 << I40E_AQ_FLAG_EI_SHIFT)  /* 0x4000 */
  98 #define I40E_AQ_FLAG_FE         (1 << I40E_AQ_FLAG_FE_SHIFT)  /* 0x8000 */
  99
 100 /* error codes */
 101 enum i40e_admin_queue_err {
 102         I40E_AQ_RC_OK           = 0,  /* success */
 103         I40E_AQ_RC_EPERM        = 1,  /* Operation not permitted */
 104         I40E_AQ_RC_ENOENT       = 2,  /* No such element */
 105         I40E_AQ_RC_ESRCH        = 3,  /* Bad opcode */
 106         I40E_AQ_RC_EINTR        = 4,  /* operation interrupted */
 107         I40E_AQ_RC_EIO          = 5,  /* I/O error */
 108         I40E_AQ_RC_ENXIO        = 6,  /* No such resource */
 109         I40E_AQ_RC_E2BIG        = 7,  /* Arg too long */
 110         I40E_AQ_RC_EAGAIN       = 8,  /* Try again */
 111         I40E_AQ_RC_ENOMEM       = 9,  /* Out of memory */
 112         I40E_AQ_RC_EACCES       = 10, /* Permission denied */
 113         I40E_AQ_RC_EFAULT       = 11, /* Bad address */
 114         I40E_AQ_RC_EBUSY        = 12, /* Device or resource busy */
 115         I40E_AQ_RC_EEXIST       = 13, /* object already exists */
 116         I40E_AQ_RC_EINVAL       = 14, /* Invalid argument */
 117         I40E_AQ_RC_ENOTTY       = 15, /* Not a typewriter */
 118         I40E_AQ_RC_ENOSPC       = 16, /* No space left or alloc failure */
 119         I40E_AQ_RC_ENOSYS       = 17, /* Function not implemented */
 120         I40E_AQ_RC_ERANGE       = 18, /* Parameter out of range */
 121         I40E_AQ_RC_EFLUSHED     = 19, /* Cmd flushed due to prev cmd error */
 122         I40E_AQ_RC_BAD_ADDR     = 20, /* Descriptor contains a bad pointer */
 123         I40E_AQ_RC_EMODE        = 21, /* Op not allowed in current dev mode */
 124         I40E_AQ_RC_EFBIG        = 22, /* File too large */
 125 };
 126
 127 /* Admin Queue command opcodes */
 128 enum i40e_admin_queue_opc {
 129         /* aq commands */
 130         i40e_aqc_opc_get_version        = 0x0001,
 131         i40e_aqc_opc_driver_version     = 0x0002,
 132         i40e_aqc_opc_queue_shutdown     = 0x0003,
 133         i40e_aqc_opc_set_pf_context     = 0x0004,
 134
 135         /* resource ownership */
 136         i40e_aqc_opc_request_resource   = 0x0008,
 137         i40e_aqc_opc_release_resource   = 0x0009,
 138
 139         i40e_aqc_opc_list_func_capabilities     = 0x000A,
 140         i40e_aqc_opc_list_dev_capabilities      = 0x000B,
 141
 142 #ifdef X722_SUPPORT
 143         /* Proxy commands */
 144         i40e_aqc_opc_set_proxy_config           = 0x0104,
 145         i40e_aqc_opc_set_ns_proxy_table_entry   = 0x0105,
 146
 147 #endif
 148         /* LAA */
 149         i40e_aqc_opc_mac_address_read   = 0x0107,
 150         i40e_aqc_opc_mac_address_write  = 0x0108,
 151
 152         /* PXE */
 153         i40e_aqc_opc_clear_pxe_mode     = 0x0110,
 154
 155 #ifdef X722_SUPPORT
 156         /* WoL commands */
 157         i40e_aqc_opc_set_wol_filter     = 0x0120,
 158         i40e_aqc_opc_get_wake_reason    = 0x0121,
 159
 160 #endif
 161         /* internal switch commands */
 162         i40e_aqc_opc_get_switch_config          = 0x0200,
 163         i40e_aqc_opc_add_statistics             = 0x0201,
 164         i40e_aqc_opc_remove_statistics          = 0x0202,
 165         i40e_aqc_opc_set_port_parameters        = 0x0203,
 166         i40e_aqc_opc_get_switch_resource_alloc  = 0x0204,
 167         i40e_aqc_opc_set_switch_config          = 0x0205,
 168         i40e_aqc_opc_rx_ctl_reg_read            = 0x0206,
 169         i40e_aqc_opc_rx_ctl_reg_write           = 0x0207,
 170
 171         i40e_aqc_opc_add_vsi                    = 0x0210,
 172         i40e_aqc_opc_update_vsi_parameters      = 0x0211,
 173         i40e_aqc_opc_get_vsi_parameters         = 0x0212,
 174
 175         i40e_aqc_opc_add_pv                     = 0x0220,
 176         i40e_aqc_opc_update_pv_parameters       = 0x0221,
 177         i40e_aqc_opc_get_pv_parameters          = 0x0222,
 178
 179         i40e_aqc_opc_add_veb                    = 0x0230,
 180         i40e_aqc_opc_update_veb_parameters      = 0x0231,
 181         i40e_aqc_opc_get_veb_parameters         = 0x0232,
 182
 183         i40e_aqc_opc_delete_element             = 0x0243,
 184
 185         i40e_aqc_opc_add_macvlan                = 0x0250,
 186         i40e_aqc_opc_remove_macvlan             = 0x0251,
 187         i40e_aqc_opc_add_vlan                   = 0x0252,
 188         i40e_aqc_opc_remove_vlan                = 0x0253,
 189         i40e_aqc_opc_set_vsi_promiscuous_modes  = 0x0254,
 190         i40e_aqc_opc_add_tag                    = 0x0255,
 191         i40e_aqc_opc_remove_tag                 = 0x0256,
 192         i40e_aqc_opc_add_multicast_etag         = 0x0257,
 193         i40e_aqc_opc_remove_multicast_etag      = 0x0258,
 194         i40e_aqc_opc_update_tag                 = 0x0259,
 195         i40e_aqc_opc_add_control_packet_filter  = 0x025A,
 196         i40e_aqc_opc_remove_control_packet_filter       = 0x025B,
 197         i40e_aqc_opc_add_cloud_filters          = 0x025C,
 198         i40e_aqc_opc_remove_cloud_filters       = 0x025D,
 199         i40e_aqc_opc_clear_wol_switch_filters   = 0x025E,
 200
 201         i40e_aqc_opc_add_mirror_rule    = 0x0260,
 202         i40e_aqc_opc_delete_mirror_rule = 0x0261,
 203
 204         /* DCB commands */
 205         i40e_aqc_opc_dcb_ignore_pfc     = 0x0301,
 206         i40e_aqc_opc_dcb_updated        = 0x0302,
 207
 208         /* TX scheduler */
 209         i40e_aqc_opc_configure_vsi_bw_limit             = 0x0400,
 210         i40e_aqc_opc_configure_vsi_ets_sla_bw_limit     = 0x0406,
 211         i40e_aqc_opc_configure_vsi_tc_bw                = 0x0407,
 212         i40e_aqc_opc_query_vsi_bw_config                = 0x0408,
 213         i40e_aqc_opc_query_vsi_ets_sla_config           = 0x040A,
 214         i40e_aqc_opc_configure_switching_comp_bw_limit  = 0x0410,
 215
 216         i40e_aqc_opc_enable_switching_comp_ets                  = 0x0413,
 217         i40e_aqc_opc_modify_switching_comp_ets                  = 0x0414,
 218         i40e_aqc_opc_disable_switching_comp_ets                 = 0x0415,
 219         i40e_aqc_opc_configure_switching_comp_ets_bw_limit      = 0x0416,
 220         i40e_aqc_opc_configure_switching_comp_bw_config         = 0x0417,
 221         i40e_aqc_opc_query_switching_comp_ets_config            = 0x0418,
 222         i40e_aqc_opc_query_port_ets_config                      = 0x0419,
 223         i40e_aqc_opc_query_switching_comp_bw_config             = 0x041A,
 224         i40e_aqc_opc_suspend_port_tx                            = 0x041B,
 225         i40e_aqc_opc_resume_port_tx                             = 0x041C,
 226         i40e_aqc_opc_configure_partition_bw                     = 0x041D,
 227         /* hmc */
 228         i40e_aqc_opc_query_hmc_resource_profile = 0x0500,
 229         i40e_aqc_opc_set_hmc_resource_profile   = 0x0501,
 230
 231         /* phy commands*/
 232         i40e_aqc_opc_get_phy_abilities          = 0x0600,
 233         i40e_aqc_opc_set_phy_config             = 0x0601,
 234         i40e_aqc_opc_set_mac_config             = 0x0603,
 235         i40e_aqc_opc_set_link_restart_an        = 0x0605,
 236         i40e_aqc_opc_get_link_status            = 0x0607,
 237         i40e_aqc_opc_set_phy_int_mask           = 0x0613,
 238         i40e_aqc_opc_get_local_advt_reg         = 0x0614,
 239         i40e_aqc_opc_set_local_advt_reg         = 0x0615,
 240         i40e_aqc_opc_get_partner_advt           = 0x0616,
 241         i40e_aqc_opc_set_lb_modes               = 0x0618,
 242         i40e_aqc_opc_get_phy_wol_caps           = 0x0621,
 243         i40e_aqc_opc_set_phy_debug              = 0x0622,
 244         i40e_aqc_opc_upload_ext_phy_fm          = 0x0625,
 245         i40e_aqc_opc_run_phy_activity           = 0x0626,
 246
 247         /* NVM commands */
 248         i40e_aqc_opc_nvm_read                   = 0x0701,
 249         i40e_aqc_opc_nvm_erase                  = 0x0702,
 250         i40e_aqc_opc_nvm_update                 = 0x0703,
 251         i40e_aqc_opc_nvm_config_read            = 0x0704,
 252         i40e_aqc_opc_nvm_config_write           = 0x0705,
 253         i40e_aqc_opc_oem_post_update            = 0x0720,
 254         i40e_aqc_opc_thermal_sensor             = 0x0721,
 255
 256         /* virtualization commands */
 257         i40e_aqc_opc_send_msg_to_pf             = 0x0801,
 258         i40e_aqc_opc_send_msg_to_vf             = 0x0802,
 259         i40e_aqc_opc_send_msg_to_peer           = 0x0803,
 260
 261         /* alternate structure */
 262         i40e_aqc_opc_alternate_write            = 0x0900,
 263         i40e_aqc_opc_alternate_write_indirect   = 0x0901,
 264         i40e_aqc_opc_alternate_read             = 0x0902,
 265         i40e_aqc_opc_alternate_read_indirect    = 0x0903,
 266         i40e_aqc_opc_alternate_write_done       = 0x0904,
 267         i40e_aqc_opc_alternate_set_mode         = 0x0905,
 268         i40e_aqc_opc_alternate_clear_port       = 0x0906,
 269
 270         /* LLDP commands */
 271         i40e_aqc_opc_lldp_get_mib       = 0x0A00,
 272         i40e_aqc_opc_lldp_update_mib    = 0x0A01,
 273         i40e_aqc_opc_lldp_add_tlv       = 0x0A02,
 274         i40e_aqc_opc_lldp_update_tlv    = 0x0A03,
 275         i40e_aqc_opc_lldp_delete_tlv    = 0x0A04,
 276         i40e_aqc_opc_lldp_stop          = 0x0A05,
 277         i40e_aqc_opc_lldp_start         = 0x0A06,
 278         i40e_aqc_opc_get_cee_dcb_cfg    = 0x0A07,
 279         i40e_aqc_opc_lldp_set_local_mib = 0x0A08,
 280         i40e_aqc_opc_lldp_stop_start_spec_agent = 0x0A09,
 281
 282         /* Tunnel commands */
 283         i40e_aqc_opc_add_udp_tunnel     = 0x0B00,
 284         i40e_aqc_opc_del_udp_tunnel     = 0x0B01,
 285 #ifdef X722_SUPPORT
 286         i40e_aqc_opc_set_rss_key        = 0x0B02,
 287         i40e_aqc_opc_set_rss_lut        = 0x0B03,
 288         i40e_aqc_opc_get_rss_key        = 0x0B04,
 289         i40e_aqc_opc_get_rss_lut        = 0x0B05,
 290 #endif
 291
 292         /* Async Events */
 293         i40e_aqc_opc_event_lan_overflow         = 0x1001,
 294
 295         /* OEM commands */
 296         i40e_aqc_opc_oem_parameter_change       = 0xFE00,
 297         i40e_aqc_opc_oem_device_status_change   = 0xFE01,
 298         i40e_aqc_opc_oem_ocsd_initialize        = 0xFE02,
 299         i40e_aqc_opc_oem_ocbb_initialize        = 0xFE03,
 300
 301         /* debug commands */
 302         i40e_aqc_opc_debug_read_reg             = 0xFF03,
 303         i40e_aqc_opc_debug_write_reg            = 0xFF04,
 304         i40e_aqc_opc_debug_modify_reg           = 0xFF07,
 305         i40e_aqc_opc_debug_dump_internals       = 0xFF08,
 306 };
 307
 308 /* command structures and indirect data structures */
 309
 310 /* Structure naming conventions:
 311  * - no suffix for direct command descriptor structures
 312  * - _data for indirect sent data
 313  * - _resp for indirect return data (data which is both will use _data)
 314  * - _completion for direct return data
 315  * - _element_ for repeated elements (may also be _data or _resp)
 316  *
 317  * Command structures are expected to overlay the params.raw member of the basic
 318  * descriptor, and as such cannot exceed 16 bytes in length.
 319  */
 320
 321 /* This macro is used to generate a compilation error if a structure
 322  * is not exactly the correct length. It gives a divide by zero error if the
 323  * structure is not of the correct size, otherwise it creates an enum that is
 324  * never used.
 325  */
 326 #define I40E_CHECK_STRUCT_LEN(n, X) enum i40e_static_assert_enum_##X \
 327         { i40e_static_assert_##X = (n)/((sizeof(struct X) == (n)) ? 1 : 0) }
 328
 329 /* This macro is used extensively to ensure that command structures are 16
 330  * bytes in length as they have to map to the raw array of that size.
 331  */
 332 #define I40E_CHECK_CMD_LENGTH(X)        I40E_CHECK_STRUCT_LEN(16, X)
 333
 334 /* internal (0x00XX) commands */
 335
 336 /* Get version (direct 0x0001) */
 337 struct i40e_aqc_get_version {
 338         __le32 rom_ver;
 339         __le32 fw_build;
 340         __le16 fw_major;
 341         __le16 fw_minor;
 342         __le16 api_major;
 343         __le16 api_minor;
 344 };
 345
 346 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_version);
 347
 348 /* Send driver version (indirect 0x0002) */
 349 struct i40e_aqc_driver_version {
 350         u8      driver_major_ver;
 351         u8      driver_minor_ver;
 352         u8      driver_build_ver;
 353         u8      driver_subbuild_ver;
 354         u8      reserved[4];
 355         __le32  address_high;
 356         __le32  address_low;
 357 };
 358
 359 I40E_CHECK_CMD_LENGTH(i40e_aqc_driver_version);
 360
 361 /* Queue Shutdown (direct 0x0003) */
 362 struct i40e_aqc_queue_shutdown {
 363         __le32  driver_unloading;
 364 #define I40E_AQ_DRIVER_UNLOADING        0x1
 365         u8      reserved[12];
 366 };
 367
 368 I40E_CHECK_CMD_LENGTH(i40e_aqc_queue_shutdown);
 369
 370 /* Set PF context (0x0004, direct) */
 371 struct i40e_aqc_set_pf_context {
 372         u8      pf_id;
 373         u8      reserved[15];
 374 };
 375
 376 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_pf_context);
 377
 378 /* Request resource ownership (direct 0x0008)
 379  * Release resource ownership (direct 0x0009)
 380  */
 381 #define I40E_AQ_RESOURCE_NVM                    1
 382 #define I40E_AQ_RESOURCE_SDP                    2
 383 #define I40E_AQ_RESOURCE_ACCESS_READ            1
 384 #define I40E_AQ_RESOURCE_ACCESS_WRITE           2
 385 #define I40E_AQ_RESOURCE_NVM_READ_TIMEOUT       3000
 386 #define I40E_AQ_RESOURCE_NVM_WRITE_TIMEOUT      180000
 387
 388 struct i40e_aqc_request_resource {
 389         __le16  resource_id;
 390         __le16  access_type;
 391         __le32  timeout;
 392         __le32  resource_number;
 393         u8      reserved[4];
 394 };
 395
 396 I40E_CHECK_CMD_LENGTH(i40e_aqc_request_resource);
 397
 398 /* Get function capabilities (indirect 0x000A)
 399  * Get device capabilities (indirect 0x000B)
 400  */
 401 struct i40e_aqc_list_capabilites {
 402         u8 command_flags;
 403 #define I40E_AQ_LIST_CAP_PF_INDEX_EN    1
 404         u8 pf_index;
 405         u8 reserved[2];
 406         __le32 count;
 407         __le32 addr_high;
 408         __le32 addr_low;
 409 };
 410
 411 I40E_CHECK_CMD_LENGTH(i40e_aqc_list_capabilites);
 412
 413 struct i40e_aqc_list_capabilities_element_resp {
 414         __le16  id;
 415         u8      major_rev;
 416         u8      minor_rev;
 417         __le32  number;
 418         __le32  logical_id;
 419         __le32  phys_id;
 420         u8      reserved[16];
 421 };
 422
 423 /* list of caps */
 424
 425 #define I40E_AQ_CAP_ID_SWITCH_MODE      0x0001
 426 #define I40E_AQ_CAP_ID_MNG_MODE         0x0002
 427 #define I40E_AQ_CAP_ID_NPAR_ACTIVE      0x0003
 428 #define I40E_AQ_CAP_ID_OS2BMC_CAP       0x0004
 429 #define I40E_AQ_CAP_ID_FUNCTIONS_VALID  0x0005
 430 #define I40E_AQ_CAP_ID_ALTERNATE_RAM    0x0006
 431 #define I40E_AQ_CAP_ID_WOL_AND_PROXY    0x0008
 432 #define I40E_AQ_CAP_ID_SRIOV            0x0012
 433 #define I40E_AQ_CAP_ID_VF               0x0013
 434 #define I40E_AQ_CAP_ID_VMDQ             0x0014
 435 #define I40E_AQ_CAP_ID_8021QBG          0x0015
 436 #define I40E_AQ_CAP_ID_8021QBR          0x0016
 437 #define I40E_AQ_CAP_ID_VSI              0x0017
 438 #define I40E_AQ_CAP_ID_DCB              0x0018
 439 #define I40E_AQ_CAP_ID_FCOE             0x0021
 440 #define I40E_AQ_CAP_ID_ISCSI            0x0022
 441 #define I40E_AQ_CAP_ID_RSS              0x0040
 442 #define I40E_AQ_CAP_ID_RXQ              0x0041
 443 #define I40E_AQ_CAP_ID_TXQ              0x0042
 444 #define I40E_AQ_CAP_ID_MSIX             0x0043
 445 #define I40E_AQ_CAP_ID_VF_MSIX          0x0044
 446 #define I40E_AQ_CAP_ID_FLOW_DIRECTOR    0x0045
 447 #define I40E_AQ_CAP_ID_1588             0x0046
 448 #define I40E_AQ_CAP_ID_IWARP            0x0051
 449 #define I40E_AQ_CAP_ID_LED              0x0061
 450 #define I40E_AQ_CAP_ID_SDP              0x0062
 451 #define I40E_AQ_CAP_ID_MDIO             0x0063
 452 #define I40E_AQ_CAP_ID_WSR_PROT         0x0064
 453 #define I40E_AQ_CAP_ID_NVM_MGMT         0x0080
 454 #define I40E_AQ_CAP_ID_FLEX10           0x00F1
 455 #define I40E_AQ_CAP_ID_CEM              0x00F2
 456
 457 /* Set CPPM Configuration (direct 0x0103) */
 458 struct i40e_aqc_cppm_configuration {
 459         __le16  command_flags;
 460 #define I40E_AQ_CPPM_EN_LTRC    0x0800
 461 #define I40E_AQ_CPPM_EN_DMCTH   0x1000
 462 #define I40E_AQ_CPPM_EN_DMCTLX  0x2000
 463 #define I40E_AQ_CPPM_EN_HPTC    0x4000
 464 #define I40E_AQ_CPPM_EN_DMARC   0x8000
 465         __le16  ttlx;
 466         __le32  dmacr;
 467         __le16  dmcth;
 468         u8      hptc;
 469         u8      reserved;
 470         __le32  pfltrc;
 471 };
 472
 473 I40E_CHECK_CMD_LENGTH(i40e_aqc_cppm_configuration);
 474
 475 /* Set ARP Proxy command / response (indirect 0x0104) */
 476 struct i40e_aqc_arp_proxy_data {
 477         __le16  command_flags;
 478 #define I40E_AQ_ARP_INIT_IPV4   0x0800
 479 #define I40E_AQ_ARP_UNSUP_CTL   0x1000
 480 #define I40E_AQ_ARP_ENA         0x2000
 481 #define I40E_AQ_ARP_ADD_IPV4    0x4000
 482 #define I40E_AQ_ARP_DEL_IPV4    0x8000
 483         __le16  table_id;
 484         __le32  enabled_offloads;
 485 #define I40E_AQ_ARP_DIRECTED_OFFLOAD_ENABLE     0x00000020
 486 #define I40E_AQ_ARP_OFFLOAD_ENABLE              0x00000800
 487         __le32  ip_addr;
 488         u8      mac_addr[6];
 489         u8      reserved[2];
 490 };
 491
 492 I40E_CHECK_STRUCT_LEN(0x14, i40e_aqc_arp_proxy_data);
 493
 494 /* Set NS Proxy Table Entry Command (indirect 0x0105) */
 495 struct i40e_aqc_ns_proxy_data {
 496         __le16  table_idx_mac_addr_0;
 497         __le16  table_idx_mac_addr_1;
 498         __le16  table_idx_ipv6_0;
 499         __le16  table_idx_ipv6_1;
 500         __le16  control;
 501 #define I40E_AQ_NS_PROXY_ADD_0          0x0001
 502 #define I40E_AQ_NS_PROXY_DEL_0          0x0002
 503 #define I40E_AQ_NS_PROXY_ADD_1          0x0004
 504 #define I40E_AQ_NS_PROXY_DEL_1          0x0008
 505 #define I40E_AQ_NS_PROXY_ADD_IPV6_0     0x0010
 506 #define I40E_AQ_NS_PROXY_DEL_IPV6_0     0x0020
 507 #define I40E_AQ_NS_PROXY_ADD_IPV6_1     0x0040
 508 #define I40E_AQ_NS_PROXY_DEL_IPV6_1     0x0080
 509 #define I40E_AQ_NS_PROXY_COMMAND_SEQ    0x0100
 510 #define I40E_AQ_NS_PROXY_INIT_IPV6_TBL  0x0200
 511 #define I40E_AQ_NS_PROXY_INIT_MAC_TBL   0x0400
 512 #define I40E_AQ_NS_PROXY_OFFLOAD_ENABLE 0x0800
 513 #define I40E_AQ_NS_PROXY_DIRECTED_OFFLOAD_ENABLE        0x1000
 514         u8      mac_addr_0[6];
 515         u8      mac_addr_1[6];
 516         u8      local_mac_addr[6];
 517         u8      ipv6_addr_0[16]; /* Warning! spec specifies BE byte order */
 518         u8      ipv6_addr_1[16];
 519 };
 520
 521 I40E_CHECK_STRUCT_LEN(0x3c, i40e_aqc_ns_proxy_data);
 522
 523 /* Manage LAA Command (0x0106) - obsolete */
 524 struct i40e_aqc_mng_laa {
 525         __le16  command_flags;
 526 #define I40E_AQ_LAA_FLAG_WR     0x8000
 527         u8      reserved[2];
 528         __le32  sal;
 529         __le16  sah;
 530         u8      reserved2[6];
 531 };
 532
 533 I40E_CHECK_CMD_LENGTH(i40e_aqc_mng_laa);
 534
 535 /* Manage MAC Address Read Command (indirect 0x0107) */
 536 struct i40e_aqc_mac_address_read {
 537         __le16  command_flags;
 538 #define I40E_AQC_LAN_ADDR_VALID         0x10
 539 #define I40E_AQC_SAN_ADDR_VALID         0x20
 540 #define I40E_AQC_PORT_ADDR_VALID        0x40
 541 #define I40E_AQC_WOL_ADDR_VALID         0x80
 542 #define I40E_AQC_MC_MAG_EN_VALID        0x100
 543 #define I40E_AQC_ADDR_VALID_MASK        0x1F0
 544         u8      reserved[6];
 545         __le32  addr_high;
 546         __le32  addr_low;
 547 };
 548
 549 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_read);
 550
 551 struct i40e_aqc_mac_address_read_data {
 552         u8 pf_lan_mac[6];
 553         u8 pf_san_mac[6];
 554         u8 port_mac[6];
 555         u8 pf_wol_mac[6];
 556 };
 557
 558 I40E_CHECK_STRUCT_LEN(24, i40e_aqc_mac_address_read_data);
 559
 560 /* Manage MAC Address Write Command (0x0108) */
 561 struct i40e_aqc_mac_address_write {
 562         __le16  command_flags;
 563 #define I40E_AQC_MC_MAG_EN              0x0100
 564 #define I40E_AQC_WRITE_TYPE_LAA_ONLY    0x0000
 565 #define I40E_AQC_WRITE_TYPE_LAA_WOL     0x4000
 566 #define I40E_AQC_WRITE_TYPE_PORT        0x8000
 567 #define I40E_AQC_WRITE_TYPE_UPDATE_MC_MAG       0xC000
 568 #define I40E_AQC_WRITE_TYPE_MASK        0xC000
 569
 570         __le16  mac_sah;
 571         __le32  mac_sal;
 572         u8      reserved[8];
 573 };
 574
 575 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_write);
 576
 577 /* PXE commands (0x011x) */
 578
 579 /* Clear PXE Command and response  (direct 0x0110) */
 580 struct i40e_aqc_clear_pxe {
 581         u8      rx_cnt;
 582         u8      reserved[15];
 583 };
 584
 585 I40E_CHECK_CMD_LENGTH(i40e_aqc_clear_pxe);
 586
 587 #ifdef X722_SUPPORT
 588 /* Set WoL Filter (0x0120) */
 589
 590 struct i40e_aqc_set_wol_filter {
 591         __le16 filter_index;
 592 #define I40E_AQC_MAX_NUM_WOL_FILTERS    8
 593 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT        15
 594 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_MASK (0x1 << \
 595                 I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT)
 596
 597 #define I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT             0
 598 #define I40E_AQC_SET_WOL_FILTER_INDEX_MASK      (0x7 << \
 599                 I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT)
 600         __le16 cmd_flags;
 601 #define I40E_AQC_SET_WOL_FILTER                         0x8000
 602 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_WOL              0x4000
 603 #define I40E_AQC_SET_WOL_FILTER_ACTION_CLEAR            0
 604 #define I40E_AQC_SET_WOL_FILTER_ACTION_SET              1
 605         __le16 valid_flags;
 606 #define I40E_AQC_SET_WOL_FILTER_ACTION_VALID            0x8000
 607 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_ACTION_VALID     0x4000
 608         u8 reserved[2];
 609         __le32  address_high;
 610         __le32  address_low;
 611 };
 612
 613 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_wol_filter);
 614
 615 struct i40e_aqc_set_wol_filter_data {
 616         u8 filter[128];
 617         u8 mask[16];
 618 };
 619
 620 I40E_CHECK_STRUCT_LEN(0x90, i40e_aqc_set_wol_filter_data);
 621
 622 /* Get Wake Reason (0x0121) */
 623
 624 struct i40e_aqc_get_wake_reason_completion {
 625         u8 reserved_1[2];
 626         __le16 wake_reason;
 627 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT      0
 628 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_MASK (0xFF << \
 629                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT)
 630 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT   8
 631 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_MASK    (0xFF << \
 632                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT)
 633         u8 reserved_2[12];
 634 };
 635
 636 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_wake_reason_completion);
 637
 638 #endif /* X722_SUPPORT */
 639 /* Switch configuration commands (0x02xx) */
 640
 641 /* Used by many indirect commands that only pass an seid and a buffer in the
 642  * command
 643  */
 644 struct i40e_aqc_switch_seid {
 645         __le16  seid;
 646         u8      reserved[6];
 647         __le32  addr_high;
 648         __le32  addr_low;
 649 };
 650
 651 I40E_CHECK_CMD_LENGTH(i40e_aqc_switch_seid);
 652
 653 /* Get Switch Configuration command (indirect 0x0200)
 654  * uses i40e_aqc_switch_seid for the descriptor
 655  */
 656 struct i40e_aqc_get_switch_config_header_resp {
 657         __le16  num_reported;
 658         __le16  num_total;
 659         u8      reserved[12];
 660 };
 661
 662 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_config_header_resp);
 663
 664 struct i40e_aqc_switch_config_element_resp {
 665         u8      element_type;
 666 #define I40E_AQ_SW_ELEM_TYPE_MAC        1
 667 #define I40E_AQ_SW_ELEM_TYPE_PF         2
 668 #define I40E_AQ_SW_ELEM_TYPE_VF         3
 669 #define I40E_AQ_SW_ELEM_TYPE_EMP        4
 670 #define I40E_AQ_SW_ELEM_TYPE_BMC        5
 671 #define I40E_AQ_SW_ELEM_TYPE_PV         16
 672 #define I40E_AQ_SW_ELEM_TYPE_VEB        17
 673 #define I40E_AQ_SW_ELEM_TYPE_PA         18
 674 #define I40E_AQ_SW_ELEM_TYPE_VSI        19
 675         u8      revision;
 676 #define I40E_AQ_SW_ELEM_REV_1           1
 677         __le16  seid;
 678         __le16  uplink_seid;
 679         __le16  downlink_seid;
 680         u8      reserved[3];
 681         u8      connection_type;
 682 #define I40E_AQ_CONN_TYPE_REGULAR       0x1
 683 #define I40E_AQ_CONN_TYPE_DEFAULT       0x2
 684 #define I40E_AQ_CONN_TYPE_CASCADED      0x3
 685         __le16  scheduler_id;
 686         __le16  element_info;
 687 };
 688
 689 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_config_element_resp);
 690
 691 /* Get Switch Configuration (indirect 0x0200)
 692  *    an array of elements are returned in the response buffer
 693  *    the first in the array is the header, remainder are elements
 694  */
 695 struct i40e_aqc_get_switch_config_resp {
 696         struct i40e_aqc_get_switch_config_header_resp   header;
 697         struct i40e_aqc_switch_config_element_resp      element[1];
 698 };
 699
 700 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_switch_config_resp);
 701
 702 /* Add Statistics (direct 0x0201)
 703  * Remove Statistics (direct 0x0202)
 704  */
 705 struct i40e_aqc_add_remove_statistics {
 706         __le16  seid;
 707         __le16  vlan;
 708         __le16  stat_index;
 709         u8      reserved[10];
 710 };
 711
 712 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_statistics);
 713
 714 /* Set Port Parameters command (direct 0x0203) */
 715 struct i40e_aqc_set_port_parameters {
 716         __le16  command_flags;
 717 #define I40E_AQ_SET_P_PARAMS_SAVE_BAD_PACKETS   1
 718 #define I40E_AQ_SET_P_PARAMS_PAD_SHORT_PACKETS  2 /* must set! */
 719 #define I40E_AQ_SET_P_PARAMS_DOUBLE_VLAN_ENA    4
 720         __le16  bad_frame_vsi;
 721 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_SHIFT  0x0
 722 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_MASK   0x3FF
 723         __le16  default_seid;        /* reserved for command */
 724         u8      reserved[10];
 725 };
 726
 727 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_port_parameters);
 728
 729 /* Get Switch Resource Allocation (indirect 0x0204) */
 730 struct i40e_aqc_get_switch_resource_alloc {
 731         u8      num_entries;         /* reserved for command */
 732         u8      reserved[7];
 733         __le32  addr_high;
 734         __le32  addr_low;
 735 };
 736
 737 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_resource_alloc);
 738
 739 /* expect an array of these structs in the response buffer */
 740 struct i40e_aqc_switch_resource_alloc_element_resp {
 741         u8      resource_type;
 742 #define I40E_AQ_RESOURCE_TYPE_VEB               0x0
 743 #define I40E_AQ_RESOURCE_TYPE_VSI               0x1
 744 #define I40E_AQ_RESOURCE_TYPE_MACADDR           0x2
 745 #define I40E_AQ_RESOURCE_TYPE_STAG              0x3
 746 #define I40E_AQ_RESOURCE_TYPE_ETAG              0x4
 747 #define I40E_AQ_RESOURCE_TYPE_MULTICAST_HASH    0x5
 748 #define I40E_AQ_RESOURCE_TYPE_UNICAST_HASH      0x6
 749 #define I40E_AQ_RESOURCE_TYPE_VLAN              0x7
 750 #define I40E_AQ_RESOURCE_TYPE_VSI_LIST_ENTRY    0x8
 751 #define I40E_AQ_RESOURCE_TYPE_ETAG_LIST_ENTRY   0x9
 752 #define I40E_AQ_RESOURCE_TYPE_VLAN_STAT_POOL    0xA
 753 #define I40E_AQ_RESOURCE_TYPE_MIRROR_RULE       0xB
 754 #define I40E_AQ_RESOURCE_TYPE_QUEUE_SETS        0xC
 755 #define I40E_AQ_RESOURCE_TYPE_VLAN_FILTERS      0xD
 756 #define I40E_AQ_RESOURCE_TYPE_INNER_MAC_FILTERS 0xF
 757 #define I40E_AQ_RESOURCE_TYPE_IP_FILTERS        0x10
 758 #define I40E_AQ_RESOURCE_TYPE_GRE_VN_KEYS       0x11
 759 #define I40E_AQ_RESOURCE_TYPE_VN2_KEYS          0x12
 760 #define I40E_AQ_RESOURCE_TYPE_TUNNEL_PORTS      0x13
 761         u8      reserved1;
 762         __le16  guaranteed;
 763         __le16  total;
 764         __le16  used;
 765         __le16  total_unalloced;
 766         u8      reserved2[6];
 767 };
 768
 769 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_resource_alloc_element_resp);
 770
 771 /* Set Switch Configuration (direct 0x0205) */
 772 struct i40e_aqc_set_switch_config {
 773         __le16  flags;
 774 /* flags used for both fields below */
 775 #define I40E_AQ_SET_SWITCH_CFG_PROMISC          0x0001
 776 #define I40E_AQ_SET_SWITCH_CFG_L2_FILTER        0x0002
 777         __le16  valid_flags;
 778         u8      reserved[12];
 779 };
 780
 781 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_switch_config);
 782
 783 /* Read Receive control registers  (direct 0x0206)
 784  * Write Receive control registers (direct 0x0207)
 785  *     used for accessing Rx control registers that can be
 786  *     slow and need special handling when under high Rx load
 787  */
 788 struct i40e_aqc_rx_ctl_reg_read_write {
 789         __le32 reserved1;
 790         __le32 address;
 791         __le32 reserved2;
 792         __le32 value;
 793 };
 794
 795 I40E_CHECK_CMD_LENGTH(i40e_aqc_rx_ctl_reg_read_write);
 796
 797 /* Add VSI (indirect 0x0210)
 798  *    this indirect command uses struct i40e_aqc_vsi_properties_data
 799  *    as the indirect buffer (128 bytes)
 800  *
 801  * Update VSI (indirect 0x211)
 802  *     uses the same data structure as Add VSI
 803  *
 804  * Get VSI (indirect 0x0212)
 805  *     uses the same completion and data structure as Add VSI
 806  */
 807 struct i40e_aqc_add_get_update_vsi {
 808         __le16  uplink_seid;
 809         u8      connection_type;
 810 #define I40E_AQ_VSI_CONN_TYPE_NORMAL    0x1
 811 #define I40E_AQ_VSI_CONN_TYPE_DEFAULT   0x2
 812 #define I40E_AQ_VSI_CONN_TYPE_CASCADED  0x3
 813         u8      reserved1;
 814         u8      vf_id;
 815         u8      reserved2;
 816         __le16  vsi_flags;
 817 #define I40E_AQ_VSI_TYPE_SHIFT          0x0
 818 #define I40E_AQ_VSI_TYPE_MASK           (0x3 << I40E_AQ_VSI_TYPE_SHIFT)
 819 #define I40E_AQ_VSI_TYPE_VF             0x0
 820 #define I40E_AQ_VSI_TYPE_VMDQ2          0x1
 821 #define I40E_AQ_VSI_TYPE_PF             0x2
 822 #define I40E_AQ_VSI_TYPE_EMP_MNG        0x3
 823 #define I40E_AQ_VSI_FLAG_CASCADED_PV    0x4
 824         __le32  addr_high;
 825         __le32  addr_low;
 826 };
 827
 828 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi);
 829
 830 struct i40e_aqc_add_get_update_vsi_completion {
 831         __le16 seid;
 832         __le16 vsi_number;
 833         __le16 vsi_used;
 834         __le16 vsi_free;
 835         __le32 addr_high;
 836         __le32 addr_low;
 837 };
 838
 839 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi_completion);
 840
 841 struct i40e_aqc_vsi_properties_data {
 842         /* first 96 byte are written by SW */
 843         __le16  valid_sections;
 844 #define I40E_AQ_VSI_PROP_SWITCH_VALID           0x0001
 845 #define I40E_AQ_VSI_PROP_SECURITY_VALID         0x0002
 846 #define I40E_AQ_VSI_PROP_VLAN_VALID             0x0004
 847 #define I40E_AQ_VSI_PROP_CAS_PV_VALID           0x0008
 848 #define I40E_AQ_VSI_PROP_INGRESS_UP_VALID       0x0010
 849 #define I40E_AQ_VSI_PROP_EGRESS_UP_VALID        0x0020
 850 #define I40E_AQ_VSI_PROP_QUEUE_MAP_VALID        0x0040
 851 #define I40E_AQ_VSI_PROP_QUEUE_OPT_VALID        0x0080
 852 #define I40E_AQ_VSI_PROP_OUTER_UP_VALID         0x0100
 853 #define I40E_AQ_VSI_PROP_SCHED_VALID            0x0200
 854         /* switch section */
 855         __le16  switch_id; /* 12bit id combined with flags below */
 856 #define I40E_AQ_VSI_SW_ID_SHIFT         0x0000
 857 #define I40E_AQ_VSI_SW_ID_MASK          (0xFFF << I40E_AQ_VSI_SW_ID_SHIFT)
 858 #define I40E_AQ_VSI_SW_ID_FLAG_NOT_STAG 0x1000
 859 #define I40E_AQ_VSI_SW_ID_FLAG_ALLOW_LB 0x2000
 860 #define I40E_AQ_VSI_SW_ID_FLAG_LOCAL_LB 0x4000
 861         u8      sw_reserved[2];
 862         /* security section */
 863         u8      sec_flags;
 864 #define I40E_AQ_VSI_SEC_FLAG_ALLOW_DEST_OVRD    0x01
 865 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_VLAN_CHK    0x02
 866 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_MAC_CHK     0x04
 867         u8      sec_reserved;
 868         /* VLAN section */
 869         __le16  pvid; /* VLANS include priority bits */
 870         __le16  fcoe_pvid;
 871         u8      port_vlan_flags;
 872 #define I40E_AQ_VSI_PVLAN_MODE_SHIFT    0x00
 873 #define I40E_AQ_VSI_PVLAN_MODE_MASK     (0x03 << \
 874                                          I40E_AQ_VSI_PVLAN_MODE_SHIFT)
 875 #define I40E_AQ_VSI_PVLAN_MODE_TAGGED   0x01
 876 #define I40E_AQ_VSI_PVLAN_MODE_UNTAGGED 0x02
 877 #define I40E_AQ_VSI_PVLAN_MODE_ALL      0x03
 878 #define I40E_AQ_VSI_PVLAN_INSERT_PVID   0x04
 879 #define I40E_AQ_VSI_PVLAN_EMOD_SHIFT    0x03
 880 #define I40E_AQ_VSI_PVLAN_EMOD_MASK     (0x3 << \
 881                                          I40E_AQ_VSI_PVLAN_EMOD_SHIFT)
 882 #define I40E_AQ_VSI_PVLAN_EMOD_STR_BOTH 0x0
 883 #define I40E_AQ_VSI_PVLAN_EMOD_STR_UP   0x08
 884 #define I40E_AQ_VSI_PVLAN_EMOD_STR      0x10
 885 #define I40E_AQ_VSI_PVLAN_EMOD_NOTHING  0x18
 886         u8      pvlan_reserved[3];
 887         /* ingress egress up sections */
 888         __le32  ingress_table; /* bitmap, 3 bits per up */
 889 #define I40E_AQ_VSI_UP_TABLE_UP0_SHIFT  0
 890 #define I40E_AQ_VSI_UP_TABLE_UP0_MASK   (0x7 << \
 891                                          I40E_AQ_VSI_UP_TABLE_UP0_SHIFT)
 892 #define I40E_AQ_VSI_UP_TABLE_UP1_SHIFT  3
 893 #define I40E_AQ_VSI_UP_TABLE_UP1_MASK   (0x7 << \
 894                                          I40E_AQ_VSI_UP_TABLE_UP1_SHIFT)
 895 #define I40E_AQ_VSI_UP_TABLE_UP2_SHIFT  6
 896 #define I40E_AQ_VSI_UP_TABLE_UP2_MASK   (0x7 << \
 897                                          I40E_AQ_VSI_UP_TABLE_UP2_SHIFT)
 898 #define I40E_AQ_VSI_UP_TABLE_UP3_SHIFT  9
 899 #define I40E_AQ_VSI_UP_TABLE_UP3_MASK   (0x7 << \
 900                                          I40E_AQ_VSI_UP_TABLE_UP3_SHIFT)
 901 #define I40E_AQ_VSI_UP_TABLE_UP4_SHIFT  12
 902 #define I40E_AQ_VSI_UP_TABLE_UP4_MASK   (0x7 << \
 903                                          I40E_AQ_VSI_UP_TABLE_UP4_SHIFT)
 904 #define I40E_AQ_VSI_UP_TABLE_UP5_SHIFT  15
 905 #define I40E_AQ_VSI_UP_TABLE_UP5_MASK   (0x7 << \
 906                                          I40E_AQ_VSI_UP_TABLE_UP5_SHIFT)
 907 #define I40E_AQ_VSI_UP_TABLE_UP6_SHIFT  18
 908 #define I40E_AQ_VSI_UP_TABLE_UP6_MASK   (0x7 << \
 909                                          I40E_AQ_VSI_UP_TABLE_UP6_SHIFT)
 910 #define I40E_AQ_VSI_UP_TABLE_UP7_SHIFT  21
 911 #define I40E_AQ_VSI_UP_TABLE_UP7_MASK   (0x7 << \
 912                                          I40E_AQ_VSI_UP_TABLE_UP7_SHIFT)
 913         __le32  egress_table;   /* same defines as for ingress table */
 914         /* cascaded PV section */
 915         __le16  cas_pv_tag;
 916         u8      cas_pv_flags;
 917 #define I40E_AQ_VSI_CAS_PV_TAGX_SHIFT           0x00
 918 #define I40E_AQ_VSI_CAS_PV_TAGX_MASK            (0x03 << \
 919                                                  I40E_AQ_VSI_CAS_PV_TAGX_SHIFT)
 920 #define I40E_AQ_VSI_CAS_PV_TAGX_LEAVE           0x00
 921 #define I40E_AQ_VSI_CAS_PV_TAGX_REMOVE          0x01
 922 #define I40E_AQ_VSI_CAS_PV_TAGX_COPY            0x02
 923 #define I40E_AQ_VSI_CAS_PV_INSERT_TAG           0x10
 924 #define I40E_AQ_VSI_CAS_PV_ETAG_PRUNE           0x20
 925 #define I40E_AQ_VSI_CAS_PV_ACCEPT_HOST_TAG      0x40
 926         u8      cas_pv_reserved;
 927         /* queue mapping section */
 928         __le16  mapping_flags;
 929 #define I40E_AQ_VSI_QUE_MAP_CONTIG      0x0
 930 #define I40E_AQ_VSI_QUE_MAP_NONCONTIG   0x1
 931         __le16  queue_mapping[16];
 932 #define I40E_AQ_VSI_QUEUE_SHIFT         0x0
 933 #define I40E_AQ_VSI_QUEUE_MASK          (0x7FF << I40E_AQ_VSI_QUEUE_SHIFT)
 934         __le16  tc_mapping[8];
 935 #define I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT 0
 936 #define I40E_AQ_VSI_TC_QUE_OFFSET_MASK  (0x1FF << \
 937                                          I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT)
 938 #define I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT 9
 939 #define I40E_AQ_VSI_TC_QUE_NUMBER_MASK  (0x7 << \
 940                                          I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT)
 941         /* queueing option section */
 942         u8      queueing_opt_flags;
 943 #ifdef X722_SUPPORT
 944 #define I40E_AQ_VSI_QUE_OPT_MULTICAST_UDP_ENA   0x04
 945 #define I40E_AQ_VSI_QUE_OPT_UNICAST_UDP_ENA     0x08
 946 #endif
 947 #define I40E_AQ_VSI_QUE_OPT_TCP_ENA     0x10
 948 #define I40E_AQ_VSI_QUE_OPT_FCOE_ENA    0x20
 949 #ifdef X722_SUPPORT
 950 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_PF  0x00
 951 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_VSI 0x40
 952 #endif
 953         u8      queueing_opt_reserved[3];
 954         /* scheduler section */
 955         u8      up_enable_bits;
 956         u8      sched_reserved;
 957         /* outer up section */
 958         __le32  outer_up_table; /* same structure and defines as ingress tbl */
 959         u8      cmd_reserved[8];
 960         /* last 32 bytes are written by FW */
 961         __le16  qs_handle[8];
 962 #define I40E_AQ_VSI_QS_HANDLE_INVALID   0xFFFF
 963         __le16  stat_counter_idx;
 964         __le16  sched_id;
 965         u8      resp_reserved[12];
 966 };
 967
 968 I40E_CHECK_STRUCT_LEN(128, i40e_aqc_vsi_properties_data);
 969
 970 /* Add Port Virtualizer (direct 0x0220)
 971  * also used for update PV (direct 0x0221) but only flags are used
 972  * (IS_CTRL_PORT only works on add PV)
 973  */
 974 struct i40e_aqc_add_update_pv {
 975         __le16  command_flags;
 976 #define I40E_AQC_PV_FLAG_PV_TYPE                0x1
 977 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_STAG_EN    0x2
 978 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_ETAG_EN    0x4
 979 #define I40E_AQC_PV_FLAG_IS_CTRL_PORT           0x8
 980         __le16  uplink_seid;
 981         __le16  connected_seid;
 982         u8      reserved[10];
 983 };
 984
 985 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv);
 986
 987 struct i40e_aqc_add_update_pv_completion {
 988         /* reserved for update; for add also encodes error if rc == ENOSPC */
 989         __le16  pv_seid;
 990 #define I40E_AQC_PV_ERR_FLAG_NO_PV      0x1
 991 #define I40E_AQC_PV_ERR_FLAG_NO_SCHED   0x2
 992 #define I40E_AQC_PV_ERR_FLAG_NO_COUNTER 0x4
 993 #define I40E_AQC_PV_ERR_FLAG_NO_ENTRY   0x8
 994         u8      reserved[14];
 995 };
 996
 997 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv_completion);
 998
 999 /* Get PV Params (direct 0x0222)
1000  * uses i40e_aqc_switch_seid for the descriptor
1001  */
1002
1003 struct i40e_aqc_get_pv_params_completion {
1004         __le16  seid;
1005         __le16  default_stag;
1006         __le16  pv_flags; /* same flags as add_pv */
1007 #define I40E_AQC_GET_PV_PV_TYPE                 0x1
1008 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_STAG       0x2
1009 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_ETAG       0x4
1010         u8      reserved[8];
1011         __le16  default_port_seid;
1012 };
1013
1014 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_pv_params_completion);
1015
1016 /* Add VEB (direct 0x0230) */
1017 struct i40e_aqc_add_veb {
1018         __le16  uplink_seid;
1019         __le16  downlink_seid;
1020         __le16  veb_flags;
1021 #define I40E_AQC_ADD_VEB_FLOATING               0x1
1022 #define I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT        1
1023 #define I40E_AQC_ADD_VEB_PORT_TYPE_MASK         (0x3 << \
1024                                         I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT)
1025 #define I40E_AQC_ADD_VEB_PORT_TYPE_DEFAULT      0x2
1026 #define I40E_AQC_ADD_VEB_PORT_TYPE_DATA         0x4
1027 #define I40E_AQC_ADD_VEB_ENABLE_L2_FILTER       0x8     /* deprecated */
1028 #define I40E_AQC_ADD_VEB_ENABLE_DISABLE_STATS   0x10
1029         u8      enable_tcs;
1030         u8      reserved[9];
1031 };
1032
1033 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb);
1034
1035 struct i40e_aqc_add_veb_completion {
1036         u8      reserved[6];
1037         __le16  switch_seid;
1038         /* also encodes error if rc == ENOSPC; codes are the same as add_pv */
1039         __le16  veb_seid;
1040 #define I40E_AQC_VEB_ERR_FLAG_NO_VEB            0x1
1041 #define I40E_AQC_VEB_ERR_FLAG_NO_SCHED          0x2
1042 #define I40E_AQC_VEB_ERR_FLAG_NO_COUNTER        0x4
1043 #define I40E_AQC_VEB_ERR_FLAG_NO_ENTRY          0x8
1044         __le16  statistic_index;
1045         __le16  vebs_used;
1046         __le16  vebs_free;
1047 };
1048
1049 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb_completion);
1050
1051 /* Get VEB Parameters (direct 0x0232)
1052  * uses i40e_aqc_switch_seid for the descriptor
1053  */
1054 struct i40e_aqc_get_veb_parameters_completion {
1055         __le16  seid;
1056         __le16  switch_id;
1057         __le16  veb_flags; /* only the first/last flags from 0x0230 is valid */
1058         __le16  statistic_index;
1059         __le16  vebs_used;
1060         __le16  vebs_free;
1061         u8      reserved[4];
1062 };
1063
1064 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_veb_parameters_completion);
1065
1066 /* Delete Element (direct 0x0243)
1067  * uses the generic i40e_aqc_switch_seid
1068  */
1069
1070 /* Add MAC-VLAN (indirect 0x0250) */
1071
1072 /* used for the command for most vlan commands */
1073 struct i40e_aqc_macvlan {
1074         __le16  num_addresses;
1075         __le16  seid[3];
1076 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT     0
1077 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_MASK      (0x3FF << \
1078                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1079 #define I40E_AQC_MACVLAN_CMD_SEID_VALID         0x8000
1080         __le32  addr_high;
1081         __le32  addr_low;
1082 };
1083
1084 I40E_CHECK_CMD_LENGTH(i40e_aqc_macvlan);
1085
1086 /* indirect data for command and response */
1087 struct i40e_aqc_add_macvlan_element_data {
1088         u8      mac_addr[6];
1089         __le16  vlan_tag;
1090         __le16  flags;
1091 #define I40E_AQC_MACVLAN_ADD_PERFECT_MATCH      0x0001
1092 #define I40E_AQC_MACVLAN_ADD_HASH_MATCH         0x0002
1093 #define I40E_AQC_MACVLAN_ADD_IGNORE_VLAN        0x0004
1094 #define I40E_AQC_MACVLAN_ADD_TO_QUEUE           0x0008
1095 #define I40E_AQC_MACVLAN_ADD_USE_SHARED_MAC     0x0010
1096         __le16  queue_number;
1097 #define I40E_AQC_MACVLAN_CMD_QUEUE_SHIFT        0
1098 #define I40E_AQC_MACVLAN_CMD_QUEUE_MASK         (0x7FF << \
1099                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1100         /* response section */
1101         u8      match_method;
1102 #define I40E_AQC_MM_PERFECT_MATCH       0x01
1103 #define I40E_AQC_MM_HASH_MATCH          0x02
1104 #define I40E_AQC_MM_ERR_NO_RES          0xFF
1105         u8      reserved1[3];
1106 };
1107
1108 struct i40e_aqc_add_remove_macvlan_completion {
1109         __le16 perfect_mac_used;
1110         __le16 perfect_mac_free;
1111         __le16 unicast_hash_free;
1112         __le16 multicast_hash_free;
1113         __le32 addr_high;
1114         __le32 addr_low;
1115 };
1116
1117 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_macvlan_completion);
1118
1119 /* Remove MAC-VLAN (indirect 0x0251)
1120  * uses i40e_aqc_macvlan for the descriptor
1121  * data points to an array of num_addresses of elements
1122  */
1123
1124 struct i40e_aqc_remove_macvlan_element_data {
1125         u8      mac_addr[6];
1126         __le16  vlan_tag;
1127         u8      flags;
1128 #define I40E_AQC_MACVLAN_DEL_PERFECT_MATCH      0x01
1129 #define I40E_AQC_MACVLAN_DEL_HASH_MATCH         0x02
1130 #define I40E_AQC_MACVLAN_DEL_IGNORE_VLAN        0x08
1131 #define I40E_AQC_MACVLAN_DEL_ALL_VSIS           0x10
1132         u8      reserved[3];
1133         /* reply section */
1134         u8      error_code;
1135 #define I40E_AQC_REMOVE_MACVLAN_SUCCESS         0x0
1136 #define I40E_AQC_REMOVE_MACVLAN_FAIL            0xFF
1137         u8      reply_reserved[3];
1138 };
1139
1140 /* Add VLAN (indirect 0x0252)
1141  * Remove VLAN (indirect 0x0253)
1142  * use the generic i40e_aqc_macvlan for the command
1143  */
1144 struct i40e_aqc_add_remove_vlan_element_data {
1145         __le16  vlan_tag;
1146         u8      vlan_flags;
1147 /* flags for add VLAN */
1148 #define I40E_AQC_ADD_VLAN_LOCAL                 0x1
1149 #define I40E_AQC_ADD_PVLAN_TYPE_SHIFT           1
1150 #define I40E_AQC_ADD_PVLAN_TYPE_MASK    (0x3 << I40E_AQC_ADD_PVLAN_TYPE_SHIFT)
1151 #define I40E_AQC_ADD_PVLAN_TYPE_REGULAR         0x0
1152 #define I40E_AQC_ADD_PVLAN_TYPE_PRIMARY         0x2
1153 #define I40E_AQC_ADD_PVLAN_TYPE_SECONDARY       0x4
1154 #define I40E_AQC_VLAN_PTYPE_SHIFT               3
1155 #define I40E_AQC_VLAN_PTYPE_MASK        (0x3 << I40E_AQC_VLAN_PTYPE_SHIFT)
1156 #define I40E_AQC_VLAN_PTYPE_REGULAR_VSI         0x0
1157 #define I40E_AQC_VLAN_PTYPE_PROMISC_VSI         0x8
1158 #define I40E_AQC_VLAN_PTYPE_COMMUNITY_VSI       0x10
1159 #define I40E_AQC_VLAN_PTYPE_ISOLATED_VSI        0x18
1160 /* flags for remove VLAN */
1161 #define I40E_AQC_REMOVE_VLAN_ALL        0x1
1162         u8      reserved;
1163         u8      result;
1164 /* flags for add VLAN */
1165 #define I40E_AQC_ADD_VLAN_SUCCESS       0x0
1166 #define I40E_AQC_ADD_VLAN_FAIL_REQUEST  0xFE
1167 #define I40E_AQC_ADD_VLAN_FAIL_RESOURCE 0xFF
1168 /* flags for remove VLAN */
1169 #define I40E_AQC_REMOVE_VLAN_SUCCESS    0x0
1170 #define I40E_AQC_REMOVE_VLAN_FAIL       0xFF
1171         u8      reserved1[3];
1172 };
1173
1174 struct i40e_aqc_add_remove_vlan_completion {
1175         u8      reserved[4];
1176         __le16  vlans_used;
1177         __le16  vlans_free;
1178         __le32  addr_high;
1179         __le32  addr_low;
1180 };
1181
1182 /* Set VSI Promiscuous Modes (direct 0x0254) */
1183 struct i40e_aqc_set_vsi_promiscuous_modes {
1184         __le16  promiscuous_flags;
1185         __le16  valid_flags;
1186 /* flags used for both fields above */
1187 #define I40E_AQC_SET_VSI_PROMISC_UNICAST        0x01
1188 #define I40E_AQC_SET_VSI_PROMISC_MULTICAST      0x02
1189 #define I40E_AQC_SET_VSI_PROMISC_BROADCAST      0x04
1190 #define I40E_AQC_SET_VSI_DEFAULT                0x08
1191 #define I40E_AQC_SET_VSI_PROMISC_VLAN           0x10
1192 #define I40E_AQC_SET_VSI_PROMISC_TX             0x8000
1193         __le16  seid;
1194 #define I40E_AQC_VSI_PROM_CMD_SEID_MASK         0x3FF
1195         __le16  vlan_tag;
1196 #define I40E_AQC_SET_VSI_VLAN_MASK              0x0FFF
1197 #define I40E_AQC_SET_VSI_VLAN_VALID             0x8000
1198         u8      reserved[8];
1199 };
1200
1201 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_vsi_promiscuous_modes);
1202
1203 /* Add S/E-tag command (direct 0x0255)
1204  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1205  */
1206 struct i40e_aqc_add_tag {
1207         __le16  flags;
1208 #define I40E_AQC_ADD_TAG_FLAG_TO_QUEUE          0x0001
1209         __le16  seid;
1210 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT     0
1211 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_MASK      (0x3FF << \
1212                                         I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT)
1213         __le16  tag;
1214         __le16  queue_number;
1215         u8      reserved[8];
1216 };
1217
1218 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_tag);
1219
1220 struct i40e_aqc_add_remove_tag_completion {
1221         u8      reserved[12];
1222         __le16  tags_used;
1223         __le16  tags_free;
1224 };
1225
1226 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_tag_completion);
1227
1228 /* Remove S/E-tag command (direct 0x0256)
1229  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1230  */
1231 struct i40e_aqc_remove_tag {
1232         __le16  seid;
1233 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT  0
1234 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1235                                         I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT)
1236         __le16  tag;
1237         u8      reserved[12];
1238 };
1239
1240 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_tag);
1241
1242 /* Add multicast E-Tag (direct 0x0257)
1243  * del multicast E-Tag (direct 0x0258) only uses pv_seid and etag fields
1244  * and no external data
1245  */
1246 struct i40e_aqc_add_remove_mcast_etag {
1247         __le16  pv_seid;
1248         __le16  etag;
1249         u8      num_unicast_etags;
1250         u8      reserved[3];
1251         __le32  addr_high;          /* address of array of 2-byte s-tags */
1252         __le32  addr_low;
1253 };
1254
1255 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag);
1256
1257 struct i40e_aqc_add_remove_mcast_etag_completion {
1258         u8      reserved[4];
1259         __le16  mcast_etags_used;
1260         __le16  mcast_etags_free;
1261         __le32  addr_high;
1262         __le32  addr_low;
1263
1264 };
1265
1266 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag_completion);
1267
1268 /* Update S/E-Tag (direct 0x0259) */
1269 struct i40e_aqc_update_tag {
1270         __le16  seid;
1271 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT  0
1272 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1273                                         I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT)
1274         __le16  old_tag;
1275         __le16  new_tag;
1276         u8      reserved[10];
1277 };
1278
1279 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag);
1280
1281 struct i40e_aqc_update_tag_completion {
1282         u8      reserved[12];
1283         __le16  tags_used;
1284         __le16  tags_free;
1285 };
1286
1287 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag_completion);
1288
1289 /* Add Control Packet filter (direct 0x025A)
1290  * Remove Control Packet filter (direct 0x025B)
1291  * uses the i40e_aqc_add_oveb_cloud,
1292  * and the generic direct completion structure
1293  */
1294 struct i40e_aqc_add_remove_control_packet_filter {
1295         u8      mac[6];
1296         __le16  etype;
1297         __le16  flags;
1298 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_IGNORE_MAC    0x0001
1299 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_DROP          0x0002
1300 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TO_QUEUE      0x0004
1301 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TX            0x0008
1302 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_RX            0x0000
1303         __le16  seid;
1304 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT  0
1305 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_MASK   (0x3FF << \
1306                                 I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT)
1307         __le16  queue;
1308         u8      reserved[2];
1309 };
1310
1311 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter);
1312
1313 struct i40e_aqc_add_remove_control_packet_filter_completion {
1314         __le16  mac_etype_used;
1315         __le16  etype_used;
1316         __le16  mac_etype_free;
1317         __le16  etype_free;
1318         u8      reserved[8];
1319 };
1320
1321 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter_completion);
1322
1323 /* Add Cloud filters (indirect 0x025C)
1324  * Remove Cloud filters (indirect 0x025D)
1325  * uses the i40e_aqc_add_remove_cloud_filters,
1326  * and the generic indirect completion structure
1327  */
1328 struct i40e_aqc_add_remove_cloud_filters {
1329         u8      num_filters;
1330         u8      reserved;
1331         __le16  seid;
1332 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT   0
1333 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_MASK    (0x3FF << \
1334                                         I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT)
1335         u8      reserved2[4];
1336         __le32  addr_high;
1337         __le32  addr_low;
1338 };
1339
1340 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_cloud_filters);
1341
1342 struct i40e_aqc_add_remove_cloud_filters_element_data {
1343         u8      outer_mac[6];
1344         u8      inner_mac[6];
1345         __le16  inner_vlan;
1346         union {
1347                 struct {
1348                         u8 reserved[12];
1349                         u8 data[4];
1350                 } v4;
1351                 struct {
1352                         u8 data[16];
1353                 } v6;
1354         } ipaddr;
1355         __le16  flags;
1356 #define I40E_AQC_ADD_CLOUD_FILTER_SHIFT                 0
1357 #define I40E_AQC_ADD_CLOUD_FILTER_MASK  (0x3F << \
1358                                         I40E_AQC_ADD_CLOUD_FILTER_SHIFT)
1359 /* 0x0000 reserved */
1360 #define I40E_AQC_ADD_CLOUD_FILTER_OIP                   0x0001
1361 /* 0x0002 reserved */
1362 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN            0x0003
1363 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN_TEN_ID     0x0004
1364 /* 0x0005 reserved */
1365 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_TEN_ID           0x0006
1366 /* 0x0007 reserved */
1367 /* 0x0008 reserved */
1368 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC                  0x0009
1369 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC                  0x000A
1370 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC_TEN_ID_IMAC      0x000B
1371 #define I40E_AQC_ADD_CLOUD_FILTER_IIP                   0x000C
1372
1373 #define I40E_AQC_ADD_CLOUD_FLAGS_TO_QUEUE               0x0080
1374 #define I40E_AQC_ADD_CLOUD_VNK_SHIFT                    6
1375 #define I40E_AQC_ADD_CLOUD_VNK_MASK                     0x00C0
1376 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV4                   0
1377 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV6                   0x0100
1378
1379 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_SHIFT               9
1380 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_MASK                0x1E00
1381 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN               0
1382 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_NVGRE_OMAC          1
1383 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_GENEVE              2
1384 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_IP                  3
1385 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_RESERVED            4
1386 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN_GPE           5
1387
1388 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_MAC       0x2000
1389 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_INNER_MAC       0x4000
1390 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_IP        0x8000
1391
1392         __le32  tenant_id;
1393         u8      reserved[4];
1394         __le16  queue_number;
1395 #define I40E_AQC_ADD_CLOUD_QUEUE_SHIFT          0
1396 #define I40E_AQC_ADD_CLOUD_QUEUE_MASK           (0x7FF << \
1397                                                  I40E_AQC_ADD_CLOUD_QUEUE_SHIFT)
1398         u8      reserved2[14];
1399         /* response section */
1400         u8      allocation_result;
1401 #define I40E_AQC_ADD_CLOUD_FILTER_SUCCESS       0x0
1402 #define I40E_AQC_ADD_CLOUD_FILTER_FAIL          0xFF
1403         u8      response_reserved[7];
1404 };
1405
1406 struct i40e_aqc_remove_cloud_filters_completion {
1407         __le16 perfect_ovlan_used;
1408         __le16 perfect_ovlan_free;
1409         __le16 vlan_used;
1410         __le16 vlan_free;
1411         __le32 addr_high;
1412         __le32 addr_low;
1413 };
1414
1415 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_cloud_filters_completion);
1416
1417 /* Add Mirror Rule (indirect or direct 0x0260)
1418  * Delete Mirror Rule (indirect or direct 0x0261)
1419  * note: some rule types (4,5) do not use an external buffer.
1420  *       take care to set the flags correctly.
1421  */
1422 struct i40e_aqc_add_delete_mirror_rule {
1423         __le16 seid;
1424         __le16 rule_type;
1425 #define I40E_AQC_MIRROR_RULE_TYPE_SHIFT         0
1426 #define I40E_AQC_MIRROR_RULE_TYPE_MASK          (0x7 << \
1427                                                 I40E_AQC_MIRROR_RULE_TYPE_SHIFT)
1428 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_INGRESS 1
1429 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_EGRESS  2
1430 #define I40E_AQC_MIRROR_RULE_TYPE_VLAN          3
1431 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_INGRESS   4
1432 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_EGRESS    5
1433         __le16 num_entries;
1434         __le16 destination;  /* VSI for add, rule id for delete */
1435         __le32 addr_high;    /* address of array of 2-byte VSI or VLAN ids */
1436         __le32 addr_low;
1437 };
1438
1439 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule);
1440
1441 struct i40e_aqc_add_delete_mirror_rule_completion {
1442         u8      reserved[2];
1443         __le16  rule_id;  /* only used on add */
1444         __le16  mirror_rules_used;
1445         __le16  mirror_rules_free;
1446         __le32  addr_high;
1447         __le32  addr_low;
1448 };
1449
1450 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule_completion);
1451
1452 /* DCB 0x03xx*/
1453
1454 /* PFC Ignore (direct 0x0301)
1455  *    the command and response use the same descriptor structure
1456  */
1457 struct i40e_aqc_pfc_ignore {
1458         u8      tc_bitmap;
1459         u8      command_flags; /* unused on response */
1460 #define I40E_AQC_PFC_IGNORE_SET         0x80
1461 #define I40E_AQC_PFC_IGNORE_CLEAR       0x0
1462         u8      reserved[14];
1463 };
1464
1465 I40E_CHECK_CMD_LENGTH(i40e_aqc_pfc_ignore);
1466
1467 /* DCB Update (direct 0x0302) uses the i40e_aq_desc structure
1468  * with no parameters
1469  */
1470
1471 /* TX scheduler 0x04xx */
1472
1473 /* Almost all the indirect commands use
1474  * this generic struct to pass the SEID in param0
1475  */
1476 struct i40e_aqc_tx_sched_ind {
1477         __le16  vsi_seid;
1478         u8      reserved[6];
1479         __le32  addr_high;
1480         __le32  addr_low;
1481 };
1482
1483 I40E_CHECK_CMD_LENGTH(i40e_aqc_tx_sched_ind);
1484
1485 /* Several commands respond with a set of queue set handles */
1486 struct i40e_aqc_qs_handles_resp {
1487         __le16 qs_handles[8];
1488 };
1489
1490 /* Configure VSI BW limits (direct 0x0400) */
1491 struct i40e_aqc_configure_vsi_bw_limit {
1492         __le16  vsi_seid;
1493         u8      reserved[2];
1494         __le16  credit;
1495         u8      reserved1[2];
1496         u8      max_credit; /* 0-3, limit = 2^max */
1497         u8      reserved2[7];
1498 };
1499
1500 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_vsi_bw_limit);
1501
1502 /* Configure VSI Bandwidth Limit per Traffic Type (indirect 0x0406)
1503  *    responds with i40e_aqc_qs_handles_resp
1504  */
1505 struct i40e_aqc_configure_vsi_ets_sla_bw_data {
1506         u8      tc_valid_bits;
1507         u8      reserved[15];
1508         __le16  tc_bw_credits[8]; /* FW writesback QS handles here */
1509
1510         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1511         __le16  tc_bw_max[2];
1512         u8      reserved1[28];
1513 };
1514
1515 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_configure_vsi_ets_sla_bw_data);
1516
1517 /* Configure VSI Bandwidth Allocation per Traffic Type (indirect 0x0407)
1518  *    responds with i40e_aqc_qs_handles_resp
1519  */
1520 struct i40e_aqc_configure_vsi_tc_bw_data {
1521         u8      tc_valid_bits;
1522         u8      reserved[3];
1523         u8      tc_bw_credits[8];
1524         u8      reserved1[4];
1525         __le16  qs_handles[8];
1526 };
1527
1528 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_vsi_tc_bw_data);
1529
1530 /* Query vsi bw configuration (indirect 0x0408) */
1531 struct i40e_aqc_query_vsi_bw_config_resp {
1532         u8      tc_valid_bits;
1533         u8      tc_suspended_bits;
1534         u8      reserved[14];
1535         __le16  qs_handles[8];
1536         u8      reserved1[4];
1537         __le16  port_bw_limit;
1538         u8      reserved2[2];
1539         u8      max_bw; /* 0-3, limit = 2^max */
1540         u8      reserved3[23];
1541 };
1542
1543 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_vsi_bw_config_resp);
1544
1545 /* Query VSI Bandwidth Allocation per Traffic Type (indirect 0x040A) */
1546 struct i40e_aqc_query_vsi_ets_sla_config_resp {
1547         u8      tc_valid_bits;
1548         u8      reserved[3];
1549         u8      share_credits[8];
1550         __le16  credits[8];
1551
1552         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1553         __le16  tc_bw_max[2];
1554 };
1555
1556 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_vsi_ets_sla_config_resp);
1557
1558 /* Configure Switching Component Bandwidth Limit (direct 0x0410) */
1559 struct i40e_aqc_configure_switching_comp_bw_limit {
1560         __le16  seid;
1561         u8      reserved[2];
1562         __le16  credit;
1563         u8      reserved1[2];
1564         u8      max_bw; /* 0-3, limit = 2^max */
1565         u8      reserved2[7];
1566 };
1567
1568 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_switching_comp_bw_limit);
1569
1570 /* Enable  Physical Port ETS (indirect 0x0413)
1571  * Modify  Physical Port ETS (indirect 0x0414)
1572  * Disable Physical Port ETS (indirect 0x0415)
1573  */
1574 struct i40e_aqc_configure_switching_comp_ets_data {
1575         u8      reserved[4];
1576         u8      tc_valid_bits;
1577         u8      seepage;
1578 #define I40E_AQ_ETS_SEEPAGE_EN_MASK     0x1
1579         u8      tc_strict_priority_flags;
1580         u8      reserved1[17];
1581         u8      tc_bw_share_credits[8];
1582         u8      reserved2[96];
1583 };
1584
1585 I40E_CHECK_STRUCT_LEN(0x80, i40e_aqc_configure_switching_comp_ets_data);
1586
1587 /* Configure Switching Component Bandwidth Limits per Tc (indirect 0x0416) */
1588 struct i40e_aqc_configure_switching_comp_ets_bw_limit_data {
1589         u8      tc_valid_bits;
1590         u8      reserved[15];
1591         __le16  tc_bw_credit[8];
1592
1593         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1594         __le16  tc_bw_max[2];
1595         u8      reserved1[28];
1596 };
1597
1598 I40E_CHECK_STRUCT_LEN(0x40,
1599                       i40e_aqc_configure_switching_comp_ets_bw_limit_data);
1600
1601 /* Configure Switching Component Bandwidth Allocation per Tc
1602  * (indirect 0x0417)
1603  */
1604 struct i40e_aqc_configure_switching_comp_bw_config_data {
1605         u8      tc_valid_bits;
1606         u8      reserved[2];
1607         u8      absolute_credits; /* bool */
1608         u8      tc_bw_share_credits[8];
1609         u8      reserved1[20];
1610 };
1611
1612 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_switching_comp_bw_config_data);
1613
1614 /* Query Switching Component Configuration (indirect 0x0418) */
1615 struct i40e_aqc_query_switching_comp_ets_config_resp {
1616         u8      tc_valid_bits;
1617         u8      reserved[35];
1618         __le16  port_bw_limit;
1619         u8      reserved1[2];
1620         u8      tc_bw_max; /* 0-3, limit = 2^max */
1621         u8      reserved2[23];
1622 };
1623
1624 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_switching_comp_ets_config_resp);
1625
1626 /* Query PhysicalPort ETS Configuration (indirect 0x0419) */
1627 struct i40e_aqc_query_port_ets_config_resp {
1628         u8      reserved[4];
1629         u8      tc_valid_bits;
1630         u8      reserved1;
1631         u8      tc_strict_priority_bits;
1632         u8      reserved2;
1633         u8      tc_bw_share_credits[8];
1634         __le16  tc_bw_limits[8];
1635
1636         /* 4 bits per tc 0-7, 4th bit reserved, limit = 2^max */
1637         __le16  tc_bw_max[2];
1638         u8      reserved3[32];
1639 };
1640
1641 I40E_CHECK_STRUCT_LEN(0x44, i40e_aqc_query_port_ets_config_resp);
1642
1643 /* Query Switching Component Bandwidth Allocation per Traffic Type
1644  * (indirect 0x041A)
1645  */
1646 struct i40e_aqc_query_switching_comp_bw_config_resp {
1647         u8      tc_valid_bits;
1648         u8      reserved[2];
1649         u8      absolute_credits_enable; /* bool */
1650         u8      tc_bw_share_credits[8];
1651         __le16  tc_bw_limits[8];
1652
1653         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1654         __le16  tc_bw_max[2];
1655 };
1656
1657 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_switching_comp_bw_config_resp);
1658
1659 /* Suspend/resume port TX traffic
1660  * (direct 0x041B and 0x041C) uses the generic SEID struct
1661  */
1662
1663 /* Configure partition BW
1664  * (indirect 0x041D)
1665  */
1666 struct i40e_aqc_configure_partition_bw_data {
1667         __le16  pf_valid_bits;
1668         u8      min_bw[16];      /* guaranteed bandwidth */
1669         u8      max_bw[16];      /* bandwidth limit */
1670 };
1671
1672 I40E_CHECK_STRUCT_LEN(0x22, i40e_aqc_configure_partition_bw_data);
1673
1674 /* Get and set the active HMC resource profile and status.
1675  * (direct 0x0500) and (direct 0x0501)
1676  */
1677 struct i40e_aq_get_set_hmc_resource_profile {
1678         u8      pm_profile;
1679         u8      pe_vf_enabled;
1680         u8      reserved[14];
1681 };
1682
1683 I40E_CHECK_CMD_LENGTH(i40e_aq_get_set_hmc_resource_profile);
1684
1685 enum i40e_aq_hmc_profile {
1686         /* I40E_HMC_PROFILE_NO_CHANGE   = 0, reserved */
1687         I40E_HMC_PROFILE_DEFAULT        = 1,
1688         I40E_HMC_PROFILE_FAVOR_VF       = 2,
1689         I40E_HMC_PROFILE_EQUAL          = 3,
1690 };
1691
1692 /* Get PHY Abilities (indirect 0x0600) uses the generic indirect struct */
1693
1694 /* set in param0 for get phy abilities to report qualified modules */
1695 #define I40E_AQ_PHY_REPORT_QUALIFIED_MODULES    0x0001
1696 #define I40E_AQ_PHY_REPORT_INITIAL_VALUES       0x0002
1697
1698 enum i40e_aq_phy_type {
1699         I40E_PHY_TYPE_SGMII                     = 0x0,
1700         I40E_PHY_TYPE_1000BASE_KX               = 0x1,
1701         I40E_PHY_TYPE_10GBASE_KX4               = 0x2,
1702         I40E_PHY_TYPE_10GBASE_KR                = 0x3,
1703         I40E_PHY_TYPE_40GBASE_KR4               = 0x4,
1704         I40E_PHY_TYPE_XAUI                      = 0x5,
1705         I40E_PHY_TYPE_XFI                       = 0x6,
1706         I40E_PHY_TYPE_SFI                       = 0x7,
1707         I40E_PHY_TYPE_XLAUI                     = 0x8,
1708         I40E_PHY_TYPE_XLPPI                     = 0x9,
1709         I40E_PHY_TYPE_40GBASE_CR4_CU            = 0xA,
1710         I40E_PHY_TYPE_10GBASE_CR1_CU            = 0xB,
1711         I40E_PHY_TYPE_10GBASE_AOC               = 0xC,
1712         I40E_PHY_TYPE_40GBASE_AOC               = 0xD,
1713         I40E_PHY_TYPE_100BASE_TX                = 0x11,
1714         I40E_PHY_TYPE_1000BASE_T                = 0x12,
1715         I40E_PHY_TYPE_10GBASE_T                 = 0x13,
1716         I40E_PHY_TYPE_10GBASE_SR                = 0x14,
1717         I40E_PHY_TYPE_10GBASE_LR                = 0x15,
1718         I40E_PHY_TYPE_10GBASE_SFPP_CU           = 0x16,
1719         I40E_PHY_TYPE_10GBASE_CR1               = 0x17,
1720         I40E_PHY_TYPE_40GBASE_CR4               = 0x18,
1721         I40E_PHY_TYPE_40GBASE_SR4               = 0x19,
1722         I40E_PHY_TYPE_40GBASE_LR4               = 0x1A,
1723         I40E_PHY_TYPE_1000BASE_SX               = 0x1B,
1724         I40E_PHY_TYPE_1000BASE_LX               = 0x1C,
1725         I40E_PHY_TYPE_1000BASE_T_OPTICAL        = 0x1D,
1726         I40E_PHY_TYPE_20GBASE_KR2               = 0x1E,
1727         I40E_PHY_TYPE_25GBASE_KR                = 0x1F,
1728         I40E_PHY_TYPE_25GBASE_CR                = 0x20,
1729         I40E_PHY_TYPE_25GBASE_SR                = 0x21,
1730         I40E_PHY_TYPE_25GBASE_LR                = 0x22,
1731         I40E_PHY_TYPE_MAX
1732 };
1733
1734 #define I40E_LINK_SPEED_100MB_SHIFT     0x1
1735 #define I40E_LINK_SPEED_1000MB_SHIFT    0x2
1736 #define I40E_LINK_SPEED_10GB_SHIFT      0x3
1737 #define I40E_LINK_SPEED_40GB_SHIFT      0x4
1738 #define I40E_LINK_SPEED_20GB_SHIFT      0x5
1739 #define I40E_LINK_SPEED_25GB_SHIFT      0x6
1740
1741 enum i40e_aq_link_speed {
1742         I40E_LINK_SPEED_UNKNOWN = 0,
1743         I40E_LINK_SPEED_100MB   = (1 << I40E_LINK_SPEED_100MB_SHIFT),
1744         I40E_LINK_SPEED_1GB     = (1 << I40E_LINK_SPEED_1000MB_SHIFT),
1745         I40E_LINK_SPEED_10GB    = (1 << I40E_LINK_SPEED_10GB_SHIFT),
1746         I40E_LINK_SPEED_40GB    = (1 << I40E_LINK_SPEED_40GB_SHIFT),
1747         I40E_LINK_SPEED_20GB    = (1 << I40E_LINK_SPEED_20GB_SHIFT),
1748         I40E_LINK_SPEED_25GB    = (1 << I40E_LINK_SPEED_25GB_SHIFT),
1749 };
1750
1751 struct i40e_aqc_module_desc {
1752         u8 oui[3];
1753         u8 reserved1;
1754         u8 part_number[16];
1755         u8 revision[4];
1756         u8 reserved2[8];
1757 };
1758
1759 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_module_desc);
1760
1761 struct i40e_aq_get_phy_abilities_resp {
1762         __le32  phy_type;       /* bitmap using the above enum for offsets */
1763         u8      link_speed;     /* bitmap using the above enum bit patterns */
1764         u8      abilities;
1765 #define I40E_AQ_PHY_FLAG_PAUSE_TX       0x01
1766 #define I40E_AQ_PHY_FLAG_PAUSE_RX       0x02
1767 #define I40E_AQ_PHY_FLAG_LOW_POWER      0x04
1768 #define I40E_AQ_PHY_LINK_ENABLED        0x08
1769 #define I40E_AQ_PHY_AN_ENABLED          0x10
1770 #define I40E_AQ_PHY_FLAG_MODULE_QUAL    0x20
1771 #define I40E_AQ_PHY_FEC_ABILITY_KR      0x40
1772 #define I40E_AQ_PHY_FEC_ABILITY_RS      0x80
1773         __le16  eee_capability;
1774 #define I40E_AQ_EEE_100BASE_TX          0x0002
1775 #define I40E_AQ_EEE_1000BASE_T          0x0004
1776 #define I40E_AQ_EEE_10GBASE_T           0x0008
1777 #define I40E_AQ_EEE_1000BASE_KX         0x0010
1778 #define I40E_AQ_EEE_10GBASE_KX4         0x0020
1779 #define I40E_AQ_EEE_10GBASE_KR          0x0040
1780         __le32  eeer_val;
1781         u8      d3_lpan;
1782 #define I40E_AQ_SET_PHY_D3_LPAN_ENA     0x01
1783         u8      phy_type_ext;
1784 #define I40E_AQ_PHY_TYPE_EXT_25G_KR     0X01
1785 #define I40E_AQ_PHY_TYPE_EXT_25G_CR     0X02
1786 #define I40E_AQ_PHY_TYPE_EXT_25G_SR     0x04
1787 #define I40E_AQ_PHY_TYPE_EXT_25G_LR     0x08
1788         u8      mod_type_ext;
1789         u8      ext_comp_code;
1790         u8      phy_id[4];
1791         u8      module_type[3];
1792         u8      qualified_module_count;
1793 #define I40E_AQ_PHY_MAX_QMS             16
1794         struct i40e_aqc_module_desc     qualified_module[I40E_AQ_PHY_MAX_QMS];
1795 };
1796
1797 I40E_CHECK_STRUCT_LEN(0x218, i40e_aq_get_phy_abilities_resp);
1798
1799 /* Set PHY Config (direct 0x0601) */
1800 struct i40e_aq_set_phy_config { /* same bits as above in all */
1801         __le32  phy_type;
1802         u8      link_speed;
1803         u8      abilities;
1804 /* bits 0-2 use the values from get_phy_abilities_resp */
1805 #define I40E_AQ_PHY_ENABLE_LINK         0x08
1806 #define I40E_AQ_PHY_ENABLE_AN           0x10
1807 #define I40E_AQ_PHY_ENABLE_ATOMIC_LINK  0x20
1808         __le16  eee_capability;
1809         __le32  eeer;
1810         u8      low_power_ctrl;
1811         u8      phy_type_ext;
1812 #define I40E_AQ_PHY_TYPE_EXT_25G_KR     0X01
1813 #define I40E_AQ_PHY_TYPE_EXT_25G_CR     0X02
1814 #define I40E_AQ_PHY_TYPE_EXT_25G_SR     0x04
1815 #define I40E_AQ_PHY_TYPE_EXT_25G_LR     0x08
1816         u8      fec_config;
1817 #define I40E_AQ_SET_FEC_ABILITY_KR      (1 << 0)
1818 #define I40E_AQ_SET_FEC_ABILITY_RS      (1 << 1)
1819 #define I40E_AQ_SET_FEC_REQUEST_KR      (1 << 2)
1820 #define I40E_AQ_SET_FEC_REQUEST_RS      (1 << 3)
1821 #define I40E_AQ_SET_FEC_AUTO            (1 << 4)
1822         u8      reserved;
1823 };
1824
1825 I40E_CHECK_CMD_LENGTH(i40e_aq_set_phy_config);
1826
1827 /* Set MAC Config command data structure (direct 0x0603) */
1828 struct i40e_aq_set_mac_config {
1829         __le16  max_frame_size;
1830         u8      params;
1831 #define I40E_AQ_SET_MAC_CONFIG_CRC_EN           0x04
1832 #define I40E_AQ_SET_MAC_CONFIG_PACING_MASK      0x78
1833 #define I40E_AQ_SET_MAC_CONFIG_PACING_SHIFT     3
1834 #define I40E_AQ_SET_MAC_CONFIG_PACING_NONE      0x0
1835 #define I40E_AQ_SET_MAC_CONFIG_PACING_1B_13TX   0xF
1836 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_9TX   0x9
1837 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_4TX   0x8
1838 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_7TX   0x7
1839 #define I40E_AQ_SET_MAC_CONFIG_PACING_2DW_3TX   0x6
1840 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_1TX   0x5
1841 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_2TX   0x4
1842 #define I40E_AQ_SET_MAC_CONFIG_PACING_7DW_3TX   0x3
1843 #define I40E_AQ_SET_MAC_CONFIG_PACING_4DW_1TX   0x2
1844 #define I40E_AQ_SET_MAC_CONFIG_PACING_9DW_1TX   0x1
1845         u8      tx_timer_priority; /* bitmap */
1846         __le16  tx_timer_value;
1847         __le16  fc_refresh_threshold;
1848         u8      reserved[8];
1849 };
1850
1851 I40E_CHECK_CMD_LENGTH(i40e_aq_set_mac_config);
1852
1853 /* Restart Auto-Negotiation (direct 0x605) */
1854 struct i40e_aqc_set_link_restart_an {
1855         u8      command;
1856 #define I40E_AQ_PHY_RESTART_AN  0x02
1857 #define I40E_AQ_PHY_LINK_ENABLE 0x04
1858         u8      reserved[15];
1859 };
1860
1861 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_link_restart_an);
1862
1863 /* Get Link Status cmd & response data structure (direct 0x0607) */
1864 struct i40e_aqc_get_link_status {
1865         __le16  command_flags; /* only field set on command */
1866 #define I40E_AQ_LSE_MASK                0x3
1867 #define I40E_AQ_LSE_NOP                 0x0
1868 #define I40E_AQ_LSE_DISABLE             0x2
1869 #define I40E_AQ_LSE_ENABLE              0x3
1870 /* only response uses this flag */
1871 #define I40E_AQ_LSE_IS_ENABLED          0x1
1872         u8      phy_type;    /* i40e_aq_phy_type   */
1873         u8      link_speed;  /* i40e_aq_link_speed */
1874         u8      link_info;
1875 #define I40E_AQ_LINK_UP                 0x01    /* obsolete */
1876 #define I40E_AQ_LINK_UP_FUNCTION        0x01
1877 #define I40E_AQ_LINK_FAULT              0x02
1878 #define I40E_AQ_LINK_FAULT_TX           0x04
1879 #define I40E_AQ_LINK_FAULT_RX           0x08
1880 #define I40E_AQ_LINK_FAULT_REMOTE       0x10
1881 #define I40E_AQ_LINK_UP_PORT            0x20
1882 #define I40E_AQ_MEDIA_AVAILABLE         0x40
1883 #define I40E_AQ_SIGNAL_DETECT           0x80
1884         u8      an_info;
1885 #define I40E_AQ_AN_COMPLETED            0x01
1886 #define I40E_AQ_LP_AN_ABILITY           0x02
1887 #define I40E_AQ_PD_FAULT                0x04
1888 #define I40E_AQ_FEC_EN                  0x08
1889 #define I40E_AQ_PHY_LOW_POWER           0x10
1890 #define I40E_AQ_LINK_PAUSE_TX           0x20
1891 #define I40E_AQ_LINK_PAUSE_RX           0x40
1892 #define I40E_AQ_QUALIFIED_MODULE        0x80
1893         u8      ext_info;
1894 #define I40E_AQ_LINK_PHY_TEMP_ALARM     0x01
1895 #define I40E_AQ_LINK_XCESSIVE_ERRORS    0x02
1896 #define I40E_AQ_LINK_TX_SHIFT           0x02
1897 #define I40E_AQ_LINK_TX_MASK            (0x03 << I40E_AQ_LINK_TX_SHIFT)
1898 #define I40E_AQ_LINK_TX_ACTIVE          0x00
1899 #define I40E_AQ_LINK_TX_DRAINED         0x01
1900 #define I40E_AQ_LINK_TX_FLUSHED         0x03
1901 #define I40E_AQ_LINK_FORCED_40G         0x10
1902 /* 25G Error Codes */
1903 #define I40E_AQ_25G_NO_ERR              0X00
1904 #define I40E_AQ_25G_NOT_PRESENT         0X01
1905 #define I40E_AQ_25G_NVM_CRC_ERR         0X02
1906 #define I40E_AQ_25G_SBUS_UCODE_ERR      0X03
1907 #define I40E_AQ_25G_SERDES_UCODE_ERR    0X04
1908 #define I40E_AQ_25G_NIMB_UCODE_ERR      0X05
1909         u8      loopback; /* use defines from i40e_aqc_set_lb_mode */
1910         __le16  max_frame_size;
1911         u8      config;
1912 #define I40E_AQ_CONFIG_FEC_KR_ENA       0x01
1913 #define I40E_AQ_CONFIG_FEC_RS_ENA       0x02
1914 #define I40E_AQ_CONFIG_CRC_ENA          0x04
1915 #define I40E_AQ_CONFIG_PACING_MASK      0x78
1916         u8      power_desc;
1917 #define I40E_AQ_LINK_POWER_CLASS_1      0x00
1918 #define I40E_AQ_LINK_POWER_CLASS_2      0x01
1919 #define I40E_AQ_LINK_POWER_CLASS_3      0x02
1920 #define I40E_AQ_LINK_POWER_CLASS_4      0x03
1921 #define I40E_AQ_PWR_CLASS_MASK          0x03
1922         u8      reserved[4];
1923 };
1924
1925 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_link_status);
1926
1927 /* Set event mask command (direct 0x613) */
1928 struct i40e_aqc_set_phy_int_mask {
1929         u8      reserved[8];
1930         __le16  event_mask;
1931 #define I40E_AQ_EVENT_LINK_UPDOWN       0x0002
1932 #define I40E_AQ_EVENT_MEDIA_NA          0x0004
1933 #define I40E_AQ_EVENT_LINK_FAULT        0x0008
1934 #define I40E_AQ_EVENT_PHY_TEMP_ALARM    0x0010
1935 #define I40E_AQ_EVENT_EXCESSIVE_ERRORS  0x0020
1936 #define I40E_AQ_EVENT_SIGNAL_DETECT     0x0040
1937 #define I40E_AQ_EVENT_AN_COMPLETED      0x0080
1938 #define I40E_AQ_EVENT_MODULE_QUAL_FAIL  0x0100
1939 #define I40E_AQ_EVENT_PORT_TX_SUSPENDED 0x0200
1940         u8      reserved1[6];
1941 };
1942
1943 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_int_mask);
1944
1945 /* Get Local AN advt register (direct 0x0614)
1946  * Set Local AN advt register (direct 0x0615)
1947  * Get Link Partner AN advt register (direct 0x0616)
1948  */
1949 struct i40e_aqc_an_advt_reg {
1950         __le32  local_an_reg0;
1951         __le16  local_an_reg1;
1952         u8      reserved[10];
1953 };
1954
1955 I40E_CHECK_CMD_LENGTH(i40e_aqc_an_advt_reg);
1956
1957 /* Set Loopback mode (0x0618) */
1958 struct i40e_aqc_set_lb_mode {
1959         __le16  lb_mode;
1960 #define I40E_AQ_LB_PHY_LOCAL    0x01
1961 #define I40E_AQ_LB_PHY_REMOTE   0x02
1962 #define I40E_AQ_LB_MAC_LOCAL    0x04
1963         u8      reserved[14];
1964 };
1965
1966 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_lb_mode);
1967
1968 /* Set PHY Debug command (0x0622) */
1969 struct i40e_aqc_set_phy_debug {
1970         u8      command_flags;
1971 #define I40E_AQ_PHY_DEBUG_RESET_INTERNAL        0x02
1972 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT  2
1973 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_MASK   (0x03 << \
1974                                         I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT)
1975 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_NONE   0x00
1976 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_HARD   0x01
1977 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SOFT   0x02
1978 /* Disable link manageability on a single port */
1979 #define I40E_AQ_PHY_DEBUG_DISABLE_LINK_FW       0x10
1980 /* Disable link manageability on all ports needs both bits 4 and 5 */
1981 #define I40E_AQ_PHY_DEBUG_DISABLE_ALL_LINK_FW   0x20
1982         u8      reserved[15];
1983 };
1984
1985 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_debug);
1986
1987 enum i40e_aq_phy_reg_type {
1988         I40E_AQC_PHY_REG_INTERNAL       = 0x1,
1989         I40E_AQC_PHY_REG_EXERNAL_BASET  = 0x2,
1990         I40E_AQC_PHY_REG_EXERNAL_MODULE = 0x3
1991 };
1992
1993 /* Run PHY Activity (0x0626) */
1994 struct i40e_aqc_run_phy_activity {
1995         __le16  activity_id;
1996         u8      flags;
1997         u8      reserved1;
1998         __le32  control;
1999         __le32  data;
2000         u8      reserved2[4];
2001 };
2002
2003 I40E_CHECK_CMD_LENGTH(i40e_aqc_run_phy_activity);
2004
2005 /* NVM Read command (indirect 0x0701)
2006  * NVM Erase commands (direct 0x0702)
2007  * NVM Update commands (indirect 0x0703)
2008  */
2009 struct i40e_aqc_nvm_update {
2010         u8      command_flags;
2011 #define I40E_AQ_NVM_LAST_CMD    0x01
2012 #define I40E_AQ_NVM_FLASH_ONLY  0x80
2013         u8      module_pointer;
2014         __le16  length;
2015         __le32  offset;
2016         __le32  addr_high;
2017         __le32  addr_low;
2018 };
2019
2020 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_update);
2021
2022 /* NVM Config Read (indirect 0x0704) */
2023 struct i40e_aqc_nvm_config_read {
2024         __le16  cmd_flags;
2025 #define I40E_AQ_ANVM_SINGLE_OR_MULTIPLE_FEATURES_MASK   1
2026 #define I40E_AQ_ANVM_READ_SINGLE_FEATURE                0
2027 #define I40E_AQ_ANVM_READ_MULTIPLE_FEATURES             1
2028         __le16  element_count;
2029         __le16  element_id;     /* Feature/field ID */
2030         __le16  element_id_msw; /* MSWord of field ID */
2031         __le32  address_high;
2032         __le32  address_low;
2033 };
2034
2035 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_read);
2036
2037 /* NVM Config Write (indirect 0x0705) */
2038 struct i40e_aqc_nvm_config_write {
2039         __le16  cmd_flags;
2040         __le16  element_count;
2041         u8      reserved[4];
2042         __le32  address_high;
2043         __le32  address_low;
2044 };
2045
2046 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_write);
2047
2048 /* Used for 0x0704 as well as for 0x0705 commands */
2049 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT         1
2050 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_MASK \
2051                                 (1 << I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT)
2052 #define I40E_AQ_ANVM_FEATURE            0
2053 #define I40E_AQ_ANVM_IMMEDIATE_FIELD    (1 << FEATURE_OR_IMMEDIATE_SHIFT)
2054 struct i40e_aqc_nvm_config_data_feature {
2055         __le16 feature_id;
2056 #define I40E_AQ_ANVM_FEATURE_OPTION_OEM_ONLY            0x01
2057 #define I40E_AQ_ANVM_FEATURE_OPTION_DWORD_MAP           0x08
2058 #define I40E_AQ_ANVM_FEATURE_OPTION_POR_CSR             0x10
2059         __le16 feature_options;
2060         __le16 feature_selection;
2061 };
2062
2063 I40E_CHECK_STRUCT_LEN(0x6, i40e_aqc_nvm_config_data_feature);
2064
2065 struct i40e_aqc_nvm_config_data_immediate_field {
2066         __le32 field_id;
2067         __le32 field_value;
2068         __le16 field_options;
2069         __le16 reserved;
2070 };
2071
2072 I40E_CHECK_STRUCT_LEN(0xc, i40e_aqc_nvm_config_data_immediate_field);
2073
2074 /* OEM Post Update (indirect 0x0720)
2075  * no command data struct used
2076  */
2077 struct i40e_aqc_nvm_oem_post_update {
2078 #define I40E_AQ_NVM_OEM_POST_UPDATE_EXTERNAL_DATA       0x01
2079         u8 sel_data;
2080         u8 reserved[7];
2081 };
2082
2083 I40E_CHECK_STRUCT_LEN(0x8, i40e_aqc_nvm_oem_post_update);
2084
2085 struct i40e_aqc_nvm_oem_post_update_buffer {
2086         u8 str_len;
2087         u8 dev_addr;
2088         __le16 eeprom_addr;
2089         u8 data[36];
2090 };
2091
2092 I40E_CHECK_STRUCT_LEN(0x28, i40e_aqc_nvm_oem_post_update_buffer);
2093
2094 /* Thermal Sensor (indirect 0x0721)
2095  *     read or set thermal sensor configs and values
2096  *     takes a sensor and command specific data buffer, not detailed here
2097  */
2098 struct i40e_aqc_thermal_sensor {
2099         u8 sensor_action;
2100 #define I40E_AQ_THERMAL_SENSOR_READ_CONFIG      0
2101 #define I40E_AQ_THERMAL_SENSOR_SET_CONFIG       1
2102 #define I40E_AQ_THERMAL_SENSOR_READ_TEMP        2
2103         u8 reserved[7];
2104         __le32  addr_high;
2105         __le32  addr_low;
2106 };
2107
2108 I40E_CHECK_CMD_LENGTH(i40e_aqc_thermal_sensor);
2109
2110 /* Send to PF command (indirect 0x0801) id is only used by PF
2111  * Send to VF command (indirect 0x0802) id is only used by PF
2112  * Send to Peer PF command (indirect 0x0803)
2113  */
2114 struct i40e_aqc_pf_vf_message {
2115         __le32  id;
2116         u8      reserved[4];
2117         __le32  addr_high;
2118         __le32  addr_low;
2119 };
2120
2121 I40E_CHECK_CMD_LENGTH(i40e_aqc_pf_vf_message);
2122
2123 /* Alternate structure */
2124
2125 /* Direct write (direct 0x0900)
2126  * Direct read (direct 0x0902)
2127  */
2128 struct i40e_aqc_alternate_write {
2129         __le32 address0;
2130         __le32 data0;
2131         __le32 address1;
2132         __le32 data1;
2133 };
2134
2135 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write);
2136
2137 /* Indirect write (indirect 0x0901)
2138  * Indirect read (indirect 0x0903)
2139  */
2140
2141 struct i40e_aqc_alternate_ind_write {
2142         __le32 address;
2143         __le32 length;
2144         __le32 addr_high;
2145         __le32 addr_low;
2146 };
2147
2148 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_ind_write);
2149
2150 /* Done alternate write (direct 0x0904)
2151  * uses i40e_aq_desc
2152  */
2153 struct i40e_aqc_alternate_write_done {
2154         __le16  cmd_flags;
2155 #define I40E_AQ_ALTERNATE_MODE_BIOS_MASK        1
2156 #define I40E_AQ_ALTERNATE_MODE_BIOS_LEGACY      0
2157 #define I40E_AQ_ALTERNATE_MODE_BIOS_UEFI        1
2158 #define I40E_AQ_ALTERNATE_RESET_NEEDED          2
2159         u8      reserved[14];
2160 };
2161
2162 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write_done);
2163
2164 /* Set OEM mode (direct 0x0905) */
2165 struct i40e_aqc_alternate_set_mode {
2166         __le32  mode;
2167 #define I40E_AQ_ALTERNATE_MODE_NONE     0
2168 #define I40E_AQ_ALTERNATE_MODE_OEM      1
2169         u8      reserved[12];
2170 };
2171
2172 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_set_mode);
2173
2174 /* Clear port Alternate RAM (direct 0x0906) uses i40e_aq_desc */
2175
2176 /* async events 0x10xx */
2177
2178 /* Lan Queue Overflow Event (direct, 0x1001) */
2179 struct i40e_aqc_lan_overflow {
2180         __le32  prtdcb_rupto;
2181         __le32  otx_ctl;
2182         u8      reserved[8];
2183 };
2184
2185 I40E_CHECK_CMD_LENGTH(i40e_aqc_lan_overflow);
2186
2187 /* Get LLDP MIB (indirect 0x0A00) */
2188 struct i40e_aqc_lldp_get_mib {
2189         u8      type;
2190         u8      reserved1;
2191 #define I40E_AQ_LLDP_MIB_TYPE_MASK              0x3
2192 #define I40E_AQ_LLDP_MIB_LOCAL                  0x0
2193 #define I40E_AQ_LLDP_MIB_REMOTE                 0x1
2194 #define I40E_AQ_LLDP_MIB_LOCAL_AND_REMOTE       0x2
2195 #define I40E_AQ_LLDP_BRIDGE_TYPE_MASK           0xC
2196 #define I40E_AQ_LLDP_BRIDGE_TYPE_SHIFT          0x2
2197 #define I40E_AQ_LLDP_BRIDGE_TYPE_NEAREST_BRIDGE 0x0
2198 #define I40E_AQ_LLDP_BRIDGE_TYPE_NON_TPMR       0x1
2199 #define I40E_AQ_LLDP_TX_SHIFT                   0x4
2200 #define I40E_AQ_LLDP_TX_MASK                    (0x03 << I40E_AQ_LLDP_TX_SHIFT)
2201 /* TX pause flags use I40E_AQ_LINK_TX_* above */
2202         __le16  local_len;
2203         __le16  remote_len;
2204         u8      reserved2[2];
2205         __le32  addr_high;
2206         __le32  addr_low;
2207 };
2208
2209 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_get_mib);
2210
2211 /* Configure LLDP MIB Change Event (direct 0x0A01)
2212  * also used for the event (with type in the command field)
2213  */
2214 struct i40e_aqc_lldp_update_mib {
2215         u8      command;
2216 #define I40E_AQ_LLDP_MIB_UPDATE_ENABLE  0x0
2217 #define I40E_AQ_LLDP_MIB_UPDATE_DISABLE 0x1
2218         u8      reserved[7];
2219         __le32  addr_high;
2220         __le32  addr_low;
2221 };
2222
2223 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_mib);
2224
2225 /* Add LLDP TLV (indirect 0x0A02)
2226  * Delete LLDP TLV (indirect 0x0A04)
2227  */
2228 struct i40e_aqc_lldp_add_tlv {
2229         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2230         u8      reserved1[1];
2231         __le16  len;
2232         u8      reserved2[4];
2233         __le32  addr_high;
2234         __le32  addr_low;
2235 };
2236
2237 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_add_tlv);
2238
2239 /* Update LLDP TLV (indirect 0x0A03) */
2240 struct i40e_aqc_lldp_update_tlv {
2241         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2242         u8      reserved;
2243         __le16  old_len;
2244         __le16  new_offset;
2245         __le16  new_len;
2246         __le32  addr_high;
2247         __le32  addr_low;
2248 };
2249
2250 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_tlv);
2251
2252 /* Stop LLDP (direct 0x0A05) */
2253 struct i40e_aqc_lldp_stop {
2254         u8      command;
2255 #define I40E_AQ_LLDP_AGENT_STOP         0x0
2256 #define I40E_AQ_LLDP_AGENT_SHUTDOWN     0x1
2257         u8      reserved[15];
2258 };
2259
2260 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop);
2261
2262 /* Start LLDP (direct 0x0A06) */
2263
2264 struct i40e_aqc_lldp_start {
2265         u8      command;
2266 #define I40E_AQ_LLDP_AGENT_START        0x1
2267         u8      reserved[15];
2268 };
2269
2270 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_start);
2271
2272 /* Get CEE DCBX Oper Config (0x0A07)
2273  * uses the generic descriptor struct
2274  * returns below as indirect response
2275  */
2276
2277 #define I40E_AQC_CEE_APP_FCOE_SHIFT     0x0
2278 #define I40E_AQC_CEE_APP_FCOE_MASK      (0x7 << I40E_AQC_CEE_APP_FCOE_SHIFT)
2279 #define I40E_AQC_CEE_APP_ISCSI_SHIFT    0x3
2280 #define I40E_AQC_CEE_APP_ISCSI_MASK     (0x7 << I40E_AQC_CEE_APP_ISCSI_SHIFT)
2281 #define I40E_AQC_CEE_APP_FIP_SHIFT      0x8
2282 #define I40E_AQC_CEE_APP_FIP_MASK       (0x7 << I40E_AQC_CEE_APP_FIP_SHIFT)
2283
2284 #define I40E_AQC_CEE_PG_STATUS_SHIFT    0x0
2285 #define I40E_AQC_CEE_PG_STATUS_MASK     (0x7 << I40E_AQC_CEE_PG_STATUS_SHIFT)
2286 #define I40E_AQC_CEE_PFC_STATUS_SHIFT   0x3
2287 #define I40E_AQC_CEE_PFC_STATUS_MASK    (0x7 << I40E_AQC_CEE_PFC_STATUS_SHIFT)
2288 #define I40E_AQC_CEE_APP_STATUS_SHIFT   0x8
2289 #define I40E_AQC_CEE_APP_STATUS_MASK    (0x7 << I40E_AQC_CEE_APP_STATUS_SHIFT)
2290 #define I40E_AQC_CEE_FCOE_STATUS_SHIFT  0x8
2291 #define I40E_AQC_CEE_FCOE_STATUS_MASK   (0x7 << I40E_AQC_CEE_FCOE_STATUS_SHIFT)
2292 #define I40E_AQC_CEE_ISCSI_STATUS_SHIFT 0xB
2293 #define I40E_AQC_CEE_ISCSI_STATUS_MASK  (0x7 << I40E_AQC_CEE_ISCSI_STATUS_SHIFT)
2294 #define I40E_AQC_CEE_FIP_STATUS_SHIFT   0x10
2295 #define I40E_AQC_CEE_FIP_STATUS_MASK    (0x7 << I40E_AQC_CEE_FIP_STATUS_SHIFT)
2296
2297 /* struct i40e_aqc_get_cee_dcb_cfg_v1_resp was originally defined with
2298  * word boundary layout issues, which the Linux compilers silently deal
2299  * with by adding padding, making the actual struct larger than designed.
2300  * However, the FW compiler for the NIC is less lenient and complains
2301  * about the struct.  Hence, the struct defined here has an extra byte in
2302  * fields reserved3 and reserved4 to directly acknowledge that padding,
2303  * and the new length is used in the length check macro.
2304  */
2305 struct i40e_aqc_get_cee_dcb_cfg_v1_resp {
2306         u8      reserved1;
2307         u8      oper_num_tc;
2308         u8      oper_prio_tc[4];
2309         u8      reserved2;
2310         u8      oper_tc_bw[8];
2311         u8      oper_pfc_en;
2312         u8      reserved3[2];
2313         __le16  oper_app_prio;
2314         u8      reserved4[2];
2315         __le16  tlv_status;
2316 };
2317
2318 I40E_CHECK_STRUCT_LEN(0x18, i40e_aqc_get_cee_dcb_cfg_v1_resp);
2319
2320 struct i40e_aqc_get_cee_dcb_cfg_resp {
2321         u8      oper_num_tc;
2322         u8      oper_prio_tc[4];
2323         u8      oper_tc_bw[8];
2324         u8      oper_pfc_en;
2325         __le16  oper_app_prio;
2326         __le32  tlv_status;
2327         u8      reserved[12];
2328 };
2329
2330 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_cee_dcb_cfg_resp);
2331
2332 /*      Set Local LLDP MIB (indirect 0x0A08)
2333  *      Used to replace the local MIB of a given LLDP agent. e.g. DCBx
2334  */
2335 struct i40e_aqc_lldp_set_local_mib {
2336 #define SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT        0
2337 #define SET_LOCAL_MIB_AC_TYPE_DCBX_MASK (1 << \
2338                                         SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT)
2339 #define SET_LOCAL_MIB_AC_TYPE_LOCAL_MIB 0x0
2340 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT    (1)
2341 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_MASK     (1 << \
2342                                 SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT)
2343 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS          0x1
2344         u8      type;
2345         u8      reserved0;
2346         __le16  length;
2347         u8      reserved1[4];
2348         __le32  address_high;
2349         __le32  address_low;
2350 };
2351
2352 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_set_local_mib);
2353
2354 struct i40e_aqc_lldp_set_local_mib_resp {
2355 #define SET_LOCAL_MIB_RESP_EVENT_TRIGGERED_MASK      0x01
2356         u8  status;
2357         u8  reserved[15];
2358 };
2359
2360 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_lldp_set_local_mib_resp);
2361
2362 /*      Stop/Start LLDP Agent (direct 0x0A09)
2363  *      Used for stopping/starting specific LLDP agent. e.g. DCBx
2364  */
2365 struct i40e_aqc_lldp_stop_start_specific_agent {
2366 #define I40E_AQC_START_SPECIFIC_AGENT_SHIFT     0
2367 #define I40E_AQC_START_SPECIFIC_AGENT_MASK \
2368                                 (1 << I40E_AQC_START_SPECIFIC_AGENT_SHIFT)
2369         u8      command;
2370         u8      reserved[15];
2371 };
2372
2373 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop_start_specific_agent);
2374
2375 /* Add Udp Tunnel command and completion (direct 0x0B00) */
2376 struct i40e_aqc_add_udp_tunnel {
2377         __le16  udp_port;
2378         u8      reserved0[3];
2379         u8      protocol_type;
2380 #define I40E_AQC_TUNNEL_TYPE_VXLAN      0x00
2381 #define I40E_AQC_TUNNEL_TYPE_NGE        0x01
2382 #define I40E_AQC_TUNNEL_TYPE_TEREDO     0x10
2383 #define I40E_AQC_TUNNEL_TYPE_VXLAN_GPE  0x11
2384         u8      reserved1[10];
2385 };
2386
2387 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel);
2388
2389 struct i40e_aqc_add_udp_tunnel_completion {
2390         __le16  udp_port;
2391         u8      filter_entry_index;
2392         u8      multiple_pfs;
2393 #define I40E_AQC_SINGLE_PF              0x0
2394 #define I40E_AQC_MULTIPLE_PFS           0x1
2395         u8      total_filters;
2396         u8      reserved[11];
2397 };
2398
2399 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel_completion);
2400
2401 /* remove UDP Tunnel command (0x0B01) */
2402 struct i40e_aqc_remove_udp_tunnel {
2403         u8      reserved[2];
2404         u8      index; /* 0 to 15 */
2405         u8      reserved2[13];
2406 };
2407
2408 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_udp_tunnel);
2409
2410 struct i40e_aqc_del_udp_tunnel_completion {
2411         __le16  udp_port;
2412         u8      index; /* 0 to 15 */
2413         u8      multiple_pfs;
2414         u8      total_filters_used;
2415         u8      reserved1[11];
2416 };
2417
2418 I40E_CHECK_CMD_LENGTH(i40e_aqc_del_udp_tunnel_completion);
2419 #ifdef X722_SUPPORT
2420
2421 struct i40e_aqc_get_set_rss_key {
2422 #define I40E_AQC_SET_RSS_KEY_VSI_VALID          (0x1 << 15)
2423 #define I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT       0
2424 #define I40E_AQC_SET_RSS_KEY_VSI_ID_MASK        (0x3FF << \
2425                                         I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT)
2426         __le16  vsi_id;
2427         u8      reserved[6];
2428         __le32  addr_high;
2429         __le32  addr_low;
2430 };
2431
2432 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_key);
2433
2434 struct i40e_aqc_get_set_rss_key_data {
2435         u8 standard_rss_key[0x28];
2436         u8 extended_hash_key[0xc];
2437 };
2438
2439 I40E_CHECK_STRUCT_LEN(0x34, i40e_aqc_get_set_rss_key_data);
2440
2441 struct  i40e_aqc_get_set_rss_lut {
2442 #define I40E_AQC_SET_RSS_LUT_VSI_VALID          (0x1 << 15)
2443 #define I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT       0
2444 #define I40E_AQC_SET_RSS_LUT_VSI_ID_MASK        (0x3FF << \
2445                                         I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT)
2446         __le16  vsi_id;
2447 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT   0
2448 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_MASK    (0x1 << \
2449                                         I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT)
2450
2451 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_VSI     0
2452 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_PF      1
2453         __le16  flags;
2454         u8      reserved[4];
2455         __le32  addr_high;
2456         __le32  addr_low;
2457 };
2458
2459 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_lut);
2460 #endif
2461
2462 /* tunnel key structure 0x0B10 */
2463
2464 struct i40e_aqc_tunnel_key_structure {
2465         u8      key1_off;
2466         u8      key2_off;
2467         u8      key1_len;  /* 0 to 15 */
2468         u8      key2_len;  /* 0 to 15 */
2469         u8      flags;
2470 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDE     0x01
2471 /* response flags */
2472 #define I40E_AQC_TUNNEL_KEY_STRUCT_SUCCESS      0x01
2473 #define I40E_AQC_TUNNEL_KEY_STRUCT_MODIFIED     0x02
2474 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDDEN   0x03
2475         u8      network_key_index;
2476 #define I40E_AQC_NETWORK_KEY_INDEX_VXLAN                0x0
2477 #define I40E_AQC_NETWORK_KEY_INDEX_NGE                  0x1
2478 #define I40E_AQC_NETWORK_KEY_INDEX_FLEX_MAC_IN_UDP      0x2
2479 #define I40E_AQC_NETWORK_KEY_INDEX_GRE                  0x3
2480         u8      reserved[10];
2481 };
2482
2483 I40E_CHECK_CMD_LENGTH(i40e_aqc_tunnel_key_structure);
2484
2485 /* OEM mode commands (direct 0xFE0x) */
2486 struct i40e_aqc_oem_param_change {
2487         __le32  param_type;
2488 #define I40E_AQ_OEM_PARAM_TYPE_PF_CTL   0
2489 #define I40E_AQ_OEM_PARAM_TYPE_BW_CTL   1
2490 #define I40E_AQ_OEM_PARAM_MAC           2
2491         __le32  param_value1;
2492         __le16  param_value2;
2493         u8      reserved[6];
2494 };
2495
2496 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_param_change);
2497
2498 struct i40e_aqc_oem_state_change {
2499         __le32  state;
2500 #define I40E_AQ_OEM_STATE_LINK_DOWN     0x0
2501 #define I40E_AQ_OEM_STATE_LINK_UP       0x1
2502         u8      reserved[12];
2503 };
2504
2505 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_state_change);
2506
2507 /* Initialize OCSD (0xFE02, direct) */
2508 struct i40e_aqc_opc_oem_ocsd_initialize {
2509         u8 type_status;
2510         u8 reserved1[3];
2511         __le32 ocsd_memory_block_addr_high;
2512         __le32 ocsd_memory_block_addr_low;
2513         __le32 requested_update_interval;
2514 };
2515
2516 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocsd_initialize);
2517
2518 /* Initialize OCBB  (0xFE03, direct) */
2519 struct i40e_aqc_opc_oem_ocbb_initialize {
2520         u8 type_status;
2521         u8 reserved1[3];
2522         __le32 ocbb_memory_block_addr_high;
2523         __le32 ocbb_memory_block_addr_low;
2524         u8 reserved2[4];
2525 };
2526
2527 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocbb_initialize);
2528
2529 /* debug commands */
2530
2531 /* get device id (0xFF00) uses the generic structure */
2532
2533 /* set test more (0xFF01, internal) */
2534
2535 struct i40e_acq_set_test_mode {
2536         u8      mode;
2537 #define I40E_AQ_TEST_PARTIAL    0
2538 #define I40E_AQ_TEST_FULL       1
2539 #define I40E_AQ_TEST_NVM        2
2540         u8      reserved[3];
2541         u8      command;
2542 #define I40E_AQ_TEST_OPEN       0
2543 #define I40E_AQ_TEST_CLOSE      1
2544 #define I40E_AQ_TEST_INC        2
2545         u8      reserved2[3];
2546         __le32  address_high;
2547         __le32  address_low;
2548 };
2549
2550 I40E_CHECK_CMD_LENGTH(i40e_acq_set_test_mode);
2551
2552 /* Debug Read Register command (0xFF03)
2553  * Debug Write Register command (0xFF04)
2554  */
2555 struct i40e_aqc_debug_reg_read_write {
2556         __le32 reserved;
2557         __le32 address;
2558         __le32 value_high;
2559         __le32 value_low;
2560 };
2561
2562 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_reg_read_write);
2563
2564 /* Scatter/gather Reg Read  (indirect 0xFF05)
2565  * Scatter/gather Reg Write (indirect 0xFF06)
2566  */
2567
2568 /* i40e_aq_desc is used for the command */
2569 struct i40e_aqc_debug_reg_sg_element_data {
2570         __le32 address;
2571         __le32 value;
2572 };
2573
2574 /* Debug Modify register (direct 0xFF07) */
2575 struct i40e_aqc_debug_modify_reg {
2576         __le32 address;
2577         __le32 value;
2578         __le32 clear_mask;
2579         __le32 set_mask;
2580 };
2581
2582 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_reg);
2583
2584 /* dump internal data (0xFF08, indirect) */
2585
2586 #define I40E_AQ_CLUSTER_ID_AUX          0
2587 #define I40E_AQ_CLUSTER_ID_SWITCH_FLU   1
2588 #define I40E_AQ_CLUSTER_ID_TXSCHED      2
2589 #define I40E_AQ_CLUSTER_ID_HMC          3
2590 #define I40E_AQ_CLUSTER_ID_MAC0         4
2591 #define I40E_AQ_CLUSTER_ID_MAC1         5
2592 #define I40E_AQ_CLUSTER_ID_MAC2         6
2593 #define I40E_AQ_CLUSTER_ID_MAC3         7
2594 #define I40E_AQ_CLUSTER_ID_DCB          8
2595 #define I40E_AQ_CLUSTER_ID_EMP_MEM      9
2596 #define I40E_AQ_CLUSTER_ID_PKT_BUF      10
2597 #define I40E_AQ_CLUSTER_ID_ALTRAM       11
2598
2599 struct i40e_aqc_debug_dump_internals {
2600         u8      cluster_id;
2601         u8      table_id;
2602         __le16  data_size;
2603         __le32  idx;
2604         __le32  address_high;
2605         __le32  address_low;
2606 };
2607
2608 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_dump_internals);
2609
2610 struct i40e_aqc_debug_modify_internals {
2611         u8      cluster_id;
2612         u8      cluster_specific_params[7];
2613         __le32  address_high;
2614         __le32  address_low;
2615 };
2616
2617 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_internals);
2618
2619 #endif /* _I40E_ADMINQ_CMD_H_ */