drivers/net/ixgbe/base/ixgbe_82599.c

   1 /*******************************************************************************
   2
   3 Copyright (c) 2001-2015, Intel Corporation
   4 All rights reserved.
   5
   6 Redistribution and use in source and binary forms, with or without
   7 modification, are permitted provided that the following conditions are met:
   8
   9  1. Redistributions of source code must retain the above copyright notice,
  10     this list of conditions and the following disclaimer.
  11
  12  2. Redistributions in binary form must reproduce the above copyright
  13     notice, this list of conditions and the following disclaimer in the
  14     documentation and/or other materials provided with the distribution.
  15
  16  3. Neither the name of the Intel Corporation nor the names of its
  17     contributors may be used to endorse or promote products derived from
  18     this software without specific prior written permission.
  19
  20 THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21 AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22 IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23 ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  24 LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25 CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26 SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27 INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28 CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29 ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  30 POSSIBILITY OF SUCH DAMAGE.
  31
  32 ***************************************************************************/
  33
  34 #include "ixgbe_type.h"
  35 #include "ixgbe_82599.h"
  36 #include "ixgbe_api.h"
  37 #include "ixgbe_common.h"
  38 #include "ixgbe_phy.h"
  39
  40 #define IXGBE_82599_MAX_TX_QUEUES 128
  41 #define IXGBE_82599_MAX_RX_QUEUES 128
  42 #define IXGBE_82599_RAR_ENTRIES   128
  43 #define IXGBE_82599_MC_TBL_SIZE   128
  44 #define IXGBE_82599_VFT_TBL_SIZE  128
  45 #define IXGBE_82599_RX_PB_SIZE    512
  46
  47 STATIC s32 ixgbe_setup_copper_link_82599(struct ixgbe_hw *hw,
  48                                          ixgbe_link_speed speed,
  49                                          bool autoneg_wait_to_complete);
  50 STATIC s32 ixgbe_verify_fw_version_82599(struct ixgbe_hw *hw);
  51 STATIC s32 ixgbe_read_eeprom_82599(struct ixgbe_hw *hw,
  52                                    u16 offset, u16 *data);
  53 STATIC s32 ixgbe_read_eeprom_buffer_82599(struct ixgbe_hw *hw, u16 offset,
  54                                           u16 words, u16 *data);
  55 STATIC s32 ixgbe_read_i2c_byte_82599(struct ixgbe_hw *hw, u8 byte_offset,
  56                                         u8 dev_addr, u8 *data);
  57 STATIC s32 ixgbe_write_i2c_byte_82599(struct ixgbe_hw *hw, u8 byte_offset,
  58                                         u8 dev_addr, u8 data);
  59
  60 void ixgbe_init_mac_link_ops_82599(struct ixgbe_hw *hw)
  61 {
  62         struct ixgbe_mac_info *mac = &hw->mac;
  63
  64         DEBUGFUNC("ixgbe_init_mac_link_ops_82599");
  65
  66         /*
  67          * enable the laser control functions for SFP+ fiber
  68          * and MNG not enabled
  69          */
  70         if ((mac->ops.get_media_type(hw) == ixgbe_media_type_fiber) &&
  71             !ixgbe_mng_enabled(hw)) {
  72                 mac->ops.disable_tx_laser =
  73                                        ixgbe_disable_tx_laser_multispeed_fiber;
  74                 mac->ops.enable_tx_laser =
  75                                         ixgbe_enable_tx_laser_multispeed_fiber;
  76                 mac->ops.flap_tx_laser = ixgbe_flap_tx_laser_multispeed_fiber;
  77
  78         } else {
  79                 mac->ops.disable_tx_laser = NULL;
  80                 mac->ops.enable_tx_laser = NULL;
  81                 mac->ops.flap_tx_laser = NULL;
  82         }
  83
  84         if (hw->phy.multispeed_fiber) {
  85                 /* Set up dual speed SFP+ support */
  86                 mac->ops.setup_link = ixgbe_setup_mac_link_multispeed_fiber;
  87                 mac->ops.setup_mac_link = ixgbe_setup_mac_link_82599;
  88                 mac->ops.set_rate_select_speed =
  89                                                ixgbe_set_hard_rate_select_speed;
  90                 if (ixgbe_get_media_type(hw) == ixgbe_media_type_fiber_fixed)
  91                         mac->ops.set_rate_select_speed =
  92                                                ixgbe_set_soft_rate_select_speed;
  93         } else {
  94                 if ((ixgbe_get_media_type(hw) == ixgbe_media_type_backplane) &&
  95                      (hw->phy.smart_speed == ixgbe_smart_speed_auto ||
  96                       hw->phy.smart_speed == ixgbe_smart_speed_on) &&
  97                       !ixgbe_verify_lesm_fw_enabled_82599(hw)) {
  98                         mac->ops.setup_link = ixgbe_setup_mac_link_smartspeed;
  99                 } else {
 100                         mac->ops.setup_link = ixgbe_setup_mac_link_82599;
 101                 }
 102         }
 103 }
 104
 105 /**
 106  *  ixgbe_init_phy_ops_82599 - PHY/SFP specific init
 107  *  @hw: pointer to hardware structure
 108  *
 109  *  Initialize any function pointers that were not able to be
 110  *  set during init_shared_code because the PHY/SFP type was
 111  *  not known.  Perform the SFP init if necessary.
 112  *
 113  **/
 114 s32 ixgbe_init_phy_ops_82599(struct ixgbe_hw *hw)
 115 {
 116         struct ixgbe_mac_info *mac = &hw->mac;
 117         struct ixgbe_phy_info *phy = &hw->phy;
 118         s32 ret_val = IXGBE_SUCCESS;
 119         u32 esdp;
 120
 121         DEBUGFUNC("ixgbe_init_phy_ops_82599");
 122
 123         if (hw->device_id == IXGBE_DEV_ID_82599_QSFP_SF_QP) {
 124                 /* Store flag indicating I2C bus access control unit. */
 125                 hw->phy.qsfp_shared_i2c_bus = TRUE;
 126
 127                 /* Initialize access to QSFP+ I2C bus */
 128                 esdp = IXGBE_READ_REG(hw, IXGBE_ESDP);
 129                 esdp |= IXGBE_ESDP_SDP0_DIR;
 130                 esdp &= ~IXGBE_ESDP_SDP1_DIR;
 131                 esdp &= ~IXGBE_ESDP_SDP0;
 132                 esdp &= ~IXGBE_ESDP_SDP0_NATIVE;
 133                 esdp &= ~IXGBE_ESDP_SDP1_NATIVE;
 134                 IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp);
 135                 IXGBE_WRITE_FLUSH(hw);
 136
 137                 phy->ops.read_i2c_byte = ixgbe_read_i2c_byte_82599;
 138                 phy->ops.write_i2c_byte = ixgbe_write_i2c_byte_82599;
 139         }
 140         /* Identify the PHY or SFP module */
 141         ret_val = phy->ops.identify(hw);
 142         if (ret_val == IXGBE_ERR_SFP_NOT_SUPPORTED)
 143                 goto init_phy_ops_out;
 144
 145         /* Setup function pointers based on detected SFP module and speeds */
 146         ixgbe_init_mac_link_ops_82599(hw);
 147         if (hw->phy.sfp_type != ixgbe_sfp_type_unknown)
 148                 hw->phy.ops.reset = NULL;
 149
 150         /* If copper media, overwrite with copper function pointers */
 151         if (mac->ops.get_media_type(hw) == ixgbe_media_type_copper) {
 152                 mac->ops.setup_link = ixgbe_setup_copper_link_82599;
 153                 mac->ops.get_link_capabilities =
 154                                   ixgbe_get_copper_link_capabilities_generic;
 155         }
 156
 157         /* Set necessary function pointers based on PHY type */
 158         switch (hw->phy.type) {
 159         case ixgbe_phy_tn:
 160                 phy->ops.setup_link = ixgbe_setup_phy_link_tnx;
 161                 phy->ops.check_link = ixgbe_check_phy_link_tnx;
 162                 phy->ops.get_firmware_version =
 163                              ixgbe_get_phy_firmware_version_tnx;
 164                 break;
 165         default:
 166                 break;
 167         }
 168 init_phy_ops_out:
 169         return ret_val;
 170 }
 171
 172 s32 ixgbe_setup_sfp_modules_82599(struct ixgbe_hw *hw)
 173 {
 174         s32 ret_val = IXGBE_SUCCESS;
 175         u16 list_offset, data_offset, data_value;
 176
 177         DEBUGFUNC("ixgbe_setup_sfp_modules_82599");
 178
 179         if (hw->phy.sfp_type != ixgbe_sfp_type_unknown) {
 180                 ixgbe_init_mac_link_ops_82599(hw);
 181
 182                 hw->phy.ops.reset = NULL;
 183
 184                 ret_val = ixgbe_get_sfp_init_sequence_offsets(hw, &list_offset,
 185                                                               &data_offset);
 186                 if (ret_val != IXGBE_SUCCESS)
 187                         goto setup_sfp_out;
 188
 189                 /* PHY config will finish before releasing the semaphore */
 190                 ret_val = hw->mac.ops.acquire_swfw_sync(hw,
 191                                                         IXGBE_GSSR_MAC_CSR_SM);
 192                 if (ret_val != IXGBE_SUCCESS) {
 193                         ret_val = IXGBE_ERR_SWFW_SYNC;
 194                         goto setup_sfp_out;
 195                 }
 196
 197                 if (hw->eeprom.ops.read(hw, ++data_offset, &data_value))
 198                         goto setup_sfp_err;
 199                 while (data_value != 0xffff) {
 200                         IXGBE_WRITE_REG(hw, IXGBE_CORECTL, data_value);
 201                         IXGBE_WRITE_FLUSH(hw);
 202                         if (hw->eeprom.ops.read(hw, ++data_offset, &data_value))
 203                                 goto setup_sfp_err;
 204                 }
 205
 206                 /* Release the semaphore */
 207                 hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_MAC_CSR_SM);
 208                 /* Delay obtaining semaphore again to allow FW access
 209                  * prot_autoc_write uses the semaphore too.
 210                  */
 211                 msec_delay(hw->eeprom.semaphore_delay);
 212
 213                 /* Restart DSP and set SFI mode */
 214                 ret_val = hw->mac.ops.prot_autoc_write(hw,
 215                         hw->mac.orig_autoc | IXGBE_AUTOC_LMS_10G_SERIAL,
 216                         false);
 217
 218                 if (ret_val) {
 219                         DEBUGOUT("sfp module setup not complete\n");
 220                         ret_val = IXGBE_ERR_SFP_SETUP_NOT_COMPLETE;
 221                         goto setup_sfp_out;
 222                 }
 223
 224         }
 225
 226 setup_sfp_out:
 227         return ret_val;
 228
 229 setup_sfp_err:
 230         /* Release the semaphore */
 231         hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_MAC_CSR_SM);
 232         /* Delay obtaining semaphore again to allow FW access */
 233         msec_delay(hw->eeprom.semaphore_delay);
 234         ERROR_REPORT2(IXGBE_ERROR_INVALID_STATE,
 235                       "eeprom read at offset %d failed", data_offset);
 236         return IXGBE_ERR_PHY;
 237 }
 238
 239 /**
 240  *  prot_autoc_read_82599 - Hides MAC differences needed for AUTOC read
 241  *  @hw: pointer to hardware structure
 242  *  @locked: Return the if we locked for this read.
 243  *  @reg_val: Value we read from AUTOC
 244  *
 245  *  For this part (82599) we need to wrap read-modify-writes with a possible
 246  *  FW/SW lock.  It is assumed this lock will be freed with the next
 247  *  prot_autoc_write_82599().
 248  */
 249 s32 prot_autoc_read_82599(struct ixgbe_hw *hw, bool *locked, u32 *reg_val)
 250 {
 251         s32 ret_val;
 252
 253         *locked = false;
 254          /* If LESM is on then we need to hold the SW/FW semaphore. */
 255         if (ixgbe_verify_lesm_fw_enabled_82599(hw)) {
 256                 ret_val = hw->mac.ops.acquire_swfw_sync(hw,
 257                                         IXGBE_GSSR_MAC_CSR_SM);
 258                 if (ret_val != IXGBE_SUCCESS)
 259                         return IXGBE_ERR_SWFW_SYNC;
 260
 261                 *locked = true;
 262         }
 263
 264         *reg_val = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 265         return IXGBE_SUCCESS;
 266 }
 267
 268 /**
 269  * prot_autoc_write_82599 - Hides MAC differences needed for AUTOC write
 270  * @hw: pointer to hardware structure
 271  * @autoc: value to write to AUTOC
 272  * @locked: bool to indicate whether the SW/FW lock was already taken by
 273  *           previous proc_autoc_read_82599.
 274  *
 275  * This part (82599) may need to hold the SW/FW lock around all writes to
 276  * AUTOC. Likewise after a write we need to do a pipeline reset.
 277  */
 278 s32 prot_autoc_write_82599(struct ixgbe_hw *hw, u32 autoc, bool locked)
 279 {
 280         s32 ret_val = IXGBE_SUCCESS;
 281
 282         /* Blocked by MNG FW so bail */
 283         if (ixgbe_check_reset_blocked(hw))
 284                 goto out;
 285
 286         /* We only need to get the lock if:
 287          *  - We didn't do it already (in the read part of a read-modify-write)
 288          *  - LESM is enabled.
 289          */
 290         if (!locked && ixgbe_verify_lesm_fw_enabled_82599(hw)) {
 291                 ret_val = hw->mac.ops.acquire_swfw_sync(hw,
 292                                         IXGBE_GSSR_MAC_CSR_SM);
 293                 if (ret_val != IXGBE_SUCCESS)
 294                         return IXGBE_ERR_SWFW_SYNC;
 295
 296                 locked = true;
 297         }
 298
 299         IXGBE_WRITE_REG(hw, IXGBE_AUTOC, autoc);
 300         ret_val = ixgbe_reset_pipeline_82599(hw);
 301
 302 out:
 303         /* Free the SW/FW semaphore as we either grabbed it here or
 304          * already had it when this function was called.
 305          */
 306         if (locked)
 307                 hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_MAC_CSR_SM);
 308
 309         return ret_val;
 310 }
 311
 312 /**
 313  *  ixgbe_init_ops_82599 - Inits func ptrs and MAC type
 314  *  @hw: pointer to hardware structure
 315  *
 316  *  Initialize the function pointers and assign the MAC type for 82599.
 317  *  Does not touch the hardware.
 318  **/
 319
 320 s32 ixgbe_init_ops_82599(struct ixgbe_hw *hw)
 321 {
 322         struct ixgbe_mac_info *mac = &hw->mac;
 323         struct ixgbe_phy_info *phy = &hw->phy;
 324         struct ixgbe_eeprom_info *eeprom = &hw->eeprom;
 325         s32 ret_val;
 326
 327         DEBUGFUNC("ixgbe_init_ops_82599");
 328
 329         ixgbe_init_phy_ops_generic(hw);
 330         ret_val = ixgbe_init_ops_generic(hw);
 331
 332         /* PHY */
 333         phy->ops.identify = ixgbe_identify_phy_82599;
 334         phy->ops.init = ixgbe_init_phy_ops_82599;
 335
 336         /* MAC */
 337         mac->ops.reset_hw = ixgbe_reset_hw_82599;
 338         mac->ops.enable_relaxed_ordering = ixgbe_enable_relaxed_ordering_gen2;
 339         mac->ops.get_media_type = ixgbe_get_media_type_82599;
 340         mac->ops.get_supported_physical_layer =
 341                                     ixgbe_get_supported_physical_layer_82599;
 342         mac->ops.disable_sec_rx_path = ixgbe_disable_sec_rx_path_generic;
 343         mac->ops.enable_sec_rx_path = ixgbe_enable_sec_rx_path_generic;
 344         mac->ops.enable_rx_dma = ixgbe_enable_rx_dma_82599;
 345         mac->ops.read_analog_reg8 = ixgbe_read_analog_reg8_82599;
 346         mac->ops.write_analog_reg8 = ixgbe_write_analog_reg8_82599;
 347         mac->ops.start_hw = ixgbe_start_hw_82599;
 348         mac->ops.get_san_mac_addr = ixgbe_get_san_mac_addr_generic;
 349         mac->ops.set_san_mac_addr = ixgbe_set_san_mac_addr_generic;
 350         mac->ops.get_device_caps = ixgbe_get_device_caps_generic;
 351         mac->ops.get_wwn_prefix = ixgbe_get_wwn_prefix_generic;
 352         mac->ops.get_fcoe_boot_status = ixgbe_get_fcoe_boot_status_generic;
 353         mac->ops.prot_autoc_read = prot_autoc_read_82599;
 354         mac->ops.prot_autoc_write = prot_autoc_write_82599;
 355
 356         /* RAR, Multicast, VLAN */
 357         mac->ops.set_vmdq = ixgbe_set_vmdq_generic;
 358         mac->ops.set_vmdq_san_mac = ixgbe_set_vmdq_san_mac_generic;
 359         mac->ops.clear_vmdq = ixgbe_clear_vmdq_generic;
 360         mac->ops.insert_mac_addr = ixgbe_insert_mac_addr_generic;
 361         mac->rar_highwater = 1;
 362         mac->ops.set_vfta = ixgbe_set_vfta_generic;
 363         mac->ops.set_vlvf = ixgbe_set_vlvf_generic;
 364         mac->ops.clear_vfta = ixgbe_clear_vfta_generic;
 365         mac->ops.init_uta_tables = ixgbe_init_uta_tables_generic;
 366         mac->ops.setup_sfp = ixgbe_setup_sfp_modules_82599;
 367         mac->ops.set_mac_anti_spoofing = ixgbe_set_mac_anti_spoofing;
 368         mac->ops.set_vlan_anti_spoofing = ixgbe_set_vlan_anti_spoofing;
 369
 370         /* Link */
 371         mac->ops.get_link_capabilities = ixgbe_get_link_capabilities_82599;
 372         mac->ops.check_link = ixgbe_check_mac_link_generic;
 373         mac->ops.setup_rxpba = ixgbe_set_rxpba_generic;
 374         ixgbe_init_mac_link_ops_82599(hw);
 375
 376         mac->mcft_size          = IXGBE_82599_MC_TBL_SIZE;
 377         mac->vft_size           = IXGBE_82599_VFT_TBL_SIZE;
 378         mac->num_rar_entries    = IXGBE_82599_RAR_ENTRIES;
 379         mac->rx_pb_size         = IXGBE_82599_RX_PB_SIZE;
 380         mac->max_rx_queues      = IXGBE_82599_MAX_RX_QUEUES;
 381         mac->max_tx_queues      = IXGBE_82599_MAX_TX_QUEUES;
 382         mac->max_msix_vectors   = ixgbe_get_pcie_msix_count_generic(hw);
 383
 384         mac->arc_subsystem_valid = !!(IXGBE_READ_REG(hw, IXGBE_FWSM_BY_MAC(hw))
 385                                       & IXGBE_FWSM_MODE_MASK);
 386
 387         hw->mbx.ops.init_params = ixgbe_init_mbx_params_pf;
 388
 389         /* EEPROM */
 390         eeprom->ops.read = ixgbe_read_eeprom_82599;
 391         eeprom->ops.read_buffer = ixgbe_read_eeprom_buffer_82599;
 392
 393         /* Manageability interface */
 394         mac->ops.set_fw_drv_ver = ixgbe_set_fw_drv_ver_generic;
 395
 396         mac->ops.get_thermal_sensor_data =
 397                                          ixgbe_get_thermal_sensor_data_generic;
 398         mac->ops.init_thermal_sensor_thresh =
 399                                       ixgbe_init_thermal_sensor_thresh_generic;
 400
 401         mac->ops.get_rtrup2tc = ixgbe_dcb_get_rtrup2tc_generic;
 402
 403         return ret_val;
 404 }
 405
 406 /**
 407  *  ixgbe_get_link_capabilities_82599 - Determines link capabilities
 408  *  @hw: pointer to hardware structure
 409  *  @speed: pointer to link speed
 410  *  @autoneg: true when autoneg or autotry is enabled
 411  *
 412  *  Determines the link capabilities by reading the AUTOC register.
 413  **/
 414 s32 ixgbe_get_link_capabilities_82599(struct ixgbe_hw *hw,
 415                                       ixgbe_link_speed *speed,
 416                                       bool *autoneg)
 417 {
 418         s32 status = IXGBE_SUCCESS;
 419         u32 autoc = 0;
 420
 421         DEBUGFUNC("ixgbe_get_link_capabilities_82599");
 422
 423
 424         /* Check if 1G SFP module. */
 425         if (hw->phy.sfp_type == ixgbe_sfp_type_1g_cu_core0 ||
 426             hw->phy.sfp_type == ixgbe_sfp_type_1g_cu_core1 ||
 427             hw->phy.sfp_type == ixgbe_sfp_type_1g_lx_core0 ||
 428             hw->phy.sfp_type == ixgbe_sfp_type_1g_lx_core1 ||
 429             hw->phy.sfp_type == ixgbe_sfp_type_1g_sx_core0 ||
 430             hw->phy.sfp_type == ixgbe_sfp_type_1g_sx_core1) {
 431                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
 432                 *autoneg = true;
 433                 goto out;
 434         }
 435
 436         /*
 437          * Determine link capabilities based on the stored value of AUTOC,
 438          * which represents EEPROM defaults.  If AUTOC value has not
 439          * been stored, use the current register values.
 440          */
 441         if (hw->mac.orig_link_settings_stored)
 442                 autoc = hw->mac.orig_autoc;
 443         else
 444                 autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 445
 446         switch (autoc & IXGBE_AUTOC_LMS_MASK) {
 447         case IXGBE_AUTOC_LMS_1G_LINK_NO_AN:
 448                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
 449                 *autoneg = false;
 450                 break;
 451
 452         case IXGBE_AUTOC_LMS_10G_LINK_NO_AN:
 453                 *speed = IXGBE_LINK_SPEED_10GB_FULL;
 454                 *autoneg = false;
 455                 break;
 456
 457         case IXGBE_AUTOC_LMS_1G_AN:
 458                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
 459                 *autoneg = true;
 460                 break;
 461
 462         case IXGBE_AUTOC_LMS_10G_SERIAL:
 463                 *speed = IXGBE_LINK_SPEED_10GB_FULL;
 464                 *autoneg = false;
 465                 break;
 466
 467         case IXGBE_AUTOC_LMS_KX4_KX_KR:
 468         case IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN:
 469                 *speed = IXGBE_LINK_SPEED_UNKNOWN;
 470                 if (autoc & IXGBE_AUTOC_KR_SUPP)
 471                         *speed |= IXGBE_LINK_SPEED_10GB_FULL;
 472                 if (autoc & IXGBE_AUTOC_KX4_SUPP)
 473                         *speed |= IXGBE_LINK_SPEED_10GB_FULL;
 474                 if (autoc & IXGBE_AUTOC_KX_SUPP)
 475                         *speed |= IXGBE_LINK_SPEED_1GB_FULL;
 476                 *autoneg = true;
 477                 break;
 478
 479         case IXGBE_AUTOC_LMS_KX4_KX_KR_SGMII:
 480                 *speed = IXGBE_LINK_SPEED_100_FULL;
 481                 if (autoc & IXGBE_AUTOC_KR_SUPP)
 482                         *speed |= IXGBE_LINK_SPEED_10GB_FULL;
 483                 if (autoc & IXGBE_AUTOC_KX4_SUPP)
 484                         *speed |= IXGBE_LINK_SPEED_10GB_FULL;
 485                 if (autoc & IXGBE_AUTOC_KX_SUPP)
 486                         *speed |= IXGBE_LINK_SPEED_1GB_FULL;
 487                 *autoneg = true;
 488                 break;
 489
 490         case IXGBE_AUTOC_LMS_SGMII_1G_100M:
 491                 *speed = IXGBE_LINK_SPEED_1GB_FULL | IXGBE_LINK_SPEED_100_FULL;
 492                 *autoneg = false;
 493                 break;
 494
 495         default:
 496                 status = IXGBE_ERR_LINK_SETUP;
 497                 goto out;
 498                 break;
 499         }
 500
 501         if (hw->phy.multispeed_fiber) {
 502                 *speed |= IXGBE_LINK_SPEED_10GB_FULL |
 503                           IXGBE_LINK_SPEED_1GB_FULL;
 504
 505                 /* QSFP must not enable full auto-negotiation
 506                  * Limited autoneg is enabled at 1G
 507                  */
 508                 if (hw->phy.media_type == ixgbe_media_type_fiber_qsfp)
 509                         *autoneg = false;
 510                 else
 511                         *autoneg = true;
 512         }
 513
 514 out:
 515         return status;
 516 }
 517
 518 /**
 519  *  ixgbe_get_media_type_82599 - Get media type
 520  *  @hw: pointer to hardware structure
 521  *
 522  *  Returns the media type (fiber, copper, backplane)
 523  **/
 524 enum ixgbe_media_type ixgbe_get_media_type_82599(struct ixgbe_hw *hw)
 525 {
 526         enum ixgbe_media_type media_type;
 527
 528         DEBUGFUNC("ixgbe_get_media_type_82599");
 529
 530         /* Detect if there is a copper PHY attached. */
 531         switch (hw->phy.type) {
 532         case ixgbe_phy_cu_unknown:
 533         case ixgbe_phy_tn:
 534                 media_type = ixgbe_media_type_copper;
 535                 goto out;
 536         default:
 537                 break;
 538         }
 539
 540         switch (hw->device_id) {
 541         case IXGBE_DEV_ID_82599_KX4:
 542         case IXGBE_DEV_ID_82599_KX4_MEZZ:
 543         case IXGBE_DEV_ID_82599_COMBO_BACKPLANE:
 544         case IXGBE_DEV_ID_82599_KR:
 545         case IXGBE_DEV_ID_82599_BACKPLANE_FCOE:
 546         case IXGBE_DEV_ID_82599_XAUI_LOM:
 547                 /* Default device ID is mezzanine card KX/KX4 */
 548                 media_type = ixgbe_media_type_backplane;
 549                 break;
 550         case IXGBE_DEV_ID_82599_SFP:
 551         case IXGBE_DEV_ID_82599_SFP_FCOE:
 552         case IXGBE_DEV_ID_82599_SFP_EM:
 553         case IXGBE_DEV_ID_82599_SFP_SF2:
 554         case IXGBE_DEV_ID_82599_SFP_SF_QP:
 555         case IXGBE_DEV_ID_82599EN_SFP:
 556                 media_type = ixgbe_media_type_fiber;
 557                 break;
 558         case IXGBE_DEV_ID_82599_CX4:
 559                 media_type = ixgbe_media_type_cx4;
 560                 break;
 561         case IXGBE_DEV_ID_82599_T3_LOM:
 562                 media_type = ixgbe_media_type_copper;
 563                 break;
 564         case IXGBE_DEV_ID_82599_LS:
 565                 media_type = ixgbe_media_type_fiber_lco;
 566                 break;
 567         case IXGBE_DEV_ID_82599_QSFP_SF_QP:
 568                 media_type = ixgbe_media_type_fiber_qsfp;
 569                 break;
 570         case IXGBE_DEV_ID_82599_BYPASS:
 571                 media_type = ixgbe_media_type_fiber_fixed;
 572                 hw->phy.multispeed_fiber = true;
 573                 break;
 574         default:
 575                 media_type = ixgbe_media_type_unknown;
 576                 break;
 577         }
 578 out:
 579         return media_type;
 580 }
 581
 582 /**
 583  *  ixgbe_stop_mac_link_on_d3_82599 - Disables link on D3
 584  *  @hw: pointer to hardware structure
 585  *
 586  *  Disables link during D3 power down sequence.
 587  *
 588  **/
 589 void ixgbe_stop_mac_link_on_d3_82599(struct ixgbe_hw *hw)
 590 {
 591         u32 autoc2_reg;
 592         u16 ee_ctrl_2 = 0;
 593
 594         DEBUGFUNC("ixgbe_stop_mac_link_on_d3_82599");
 595         ixgbe_read_eeprom(hw, IXGBE_EEPROM_CTRL_2, &ee_ctrl_2);
 596
 597         if (!ixgbe_mng_present(hw) && !hw->wol_enabled &&
 598             ee_ctrl_2 & IXGBE_EEPROM_CCD_BIT) {
 599                 autoc2_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC2);
 600                 autoc2_reg |= IXGBE_AUTOC2_LINK_DISABLE_ON_D3_MASK;
 601                 IXGBE_WRITE_REG(hw, IXGBE_AUTOC2, autoc2_reg);
 602         }
 603 }
 604
 605 /**
 606  *  ixgbe_start_mac_link_82599 - Setup MAC link settings
 607  *  @hw: pointer to hardware structure
 608  *  @autoneg_wait_to_complete: true when waiting for completion is needed
 609  *
 610  *  Configures link settings based on values in the ixgbe_hw struct.
 611  *  Restarts the link.  Performs autonegotiation if needed.
 612  **/
 613 s32 ixgbe_start_mac_link_82599(struct ixgbe_hw *hw,
 614                                bool autoneg_wait_to_complete)
 615 {
 616         u32 autoc_reg;
 617         u32 links_reg;
 618         u32 i;
 619         s32 status = IXGBE_SUCCESS;
 620         bool got_lock = false;
 621
 622         DEBUGFUNC("ixgbe_start_mac_link_82599");
 623
 624
 625         /*  reset_pipeline requires us to hold this lock as it writes to
 626          *  AUTOC.
 627          */
 628         if (ixgbe_verify_lesm_fw_enabled_82599(hw)) {
 629                 status = hw->mac.ops.acquire_swfw_sync(hw,
 630                                                        IXGBE_GSSR_MAC_CSR_SM);
 631                 if (status != IXGBE_SUCCESS)
 632                         goto out;
 633
 634                 got_lock = true;
 635         }
 636
 637         /* Restart link */
 638         ixgbe_reset_pipeline_82599(hw);
 639
 640         if (got_lock)
 641                 hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_MAC_CSR_SM);
 642
 643         /* Only poll for autoneg to complete if specified to do so */
 644         if (autoneg_wait_to_complete) {
 645                 autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 646                 if ((autoc_reg & IXGBE_AUTOC_LMS_MASK) ==
 647                      IXGBE_AUTOC_LMS_KX4_KX_KR ||
 648                     (autoc_reg & IXGBE_AUTOC_LMS_MASK) ==
 649                      IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN ||
 650                     (autoc_reg & IXGBE_AUTOC_LMS_MASK) ==
 651                      IXGBE_AUTOC_LMS_KX4_KX_KR_SGMII) {
 652                         links_reg = 0; /* Just in case Autoneg time = 0 */
 653                         for (i = 0; i < IXGBE_AUTO_NEG_TIME; i++) {
 654                                 links_reg = IXGBE_READ_REG(hw, IXGBE_LINKS);
 655                                 if (links_reg & IXGBE_LINKS_KX_AN_COMP)
 656                                         break;
 657                                 msec_delay(100);
 658                         }
 659                         if (!(links_reg & IXGBE_LINKS_KX_AN_COMP)) {
 660                                 status = IXGBE_ERR_AUTONEG_NOT_COMPLETE;
 661                                 DEBUGOUT("Autoneg did not complete.\n");
 662                         }
 663                 }
 664         }
 665
 666         /* Add delay to filter out noises during initial link setup */
 667         msec_delay(50);
 668
 669 out:
 670         return status;
 671 }
 672
 673 /**
 674  *  ixgbe_disable_tx_laser_multispeed_fiber - Disable Tx laser
 675  *  @hw: pointer to hardware structure
 676  *
 677  *  The base drivers may require better control over SFP+ module
 678  *  PHY states.  This includes selectively shutting down the Tx
 679  *  laser on the PHY, effectively halting physical link.
 680  **/
 681 void ixgbe_disable_tx_laser_multispeed_fiber(struct ixgbe_hw *hw)
 682 {
 683         u32 esdp_reg = IXGBE_READ_REG(hw, IXGBE_ESDP);
 684
 685         /* Blocked by MNG FW so bail */
 686         if (ixgbe_check_reset_blocked(hw))
 687                 return;
 688
 689         /* Disable Tx laser; allow 100us to go dark per spec */
 690         esdp_reg |= IXGBE_ESDP_SDP3;
 691         IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp_reg);
 692         IXGBE_WRITE_FLUSH(hw);
 693         usec_delay(100);
 694 }
 695
 696 /**
 697  *  ixgbe_enable_tx_laser_multispeed_fiber - Enable Tx laser
 698  *  @hw: pointer to hardware structure
 699  *
 700  *  The base drivers may require better control over SFP+ module
 701  *  PHY states.  This includes selectively turning on the Tx
 702  *  laser on the PHY, effectively starting physical link.
 703  **/
 704 void ixgbe_enable_tx_laser_multispeed_fiber(struct ixgbe_hw *hw)
 705 {
 706         u32 esdp_reg = IXGBE_READ_REG(hw, IXGBE_ESDP);
 707
 708         /* Enable Tx laser; allow 100ms to light up */
 709         esdp_reg &= ~IXGBE_ESDP_SDP3;
 710         IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp_reg);
 711         IXGBE_WRITE_FLUSH(hw);
 712         msec_delay(100);
 713 }
 714
 715 /**
 716  *  ixgbe_flap_tx_laser_multispeed_fiber - Flap Tx laser
 717  *  @hw: pointer to hardware structure
 718  *
 719  *  When the driver changes the link speeds that it can support,
 720  *  it sets autotry_restart to true to indicate that we need to
 721  *  initiate a new autotry session with the link partner.  To do
 722  *  so, we set the speed then disable and re-enable the Tx laser, to
 723  *  alert the link partner that it also needs to restart autotry on its
 724  *  end.  This is consistent with true clause 37 autoneg, which also
 725  *  involves a loss of signal.
 726  **/
 727 void ixgbe_flap_tx_laser_multispeed_fiber(struct ixgbe_hw *hw)
 728 {
 729         DEBUGFUNC("ixgbe_flap_tx_laser_multispeed_fiber");
 730
 731         /* Blocked by MNG FW so bail */
 732         if (ixgbe_check_reset_blocked(hw))
 733                 return;
 734
 735         if (hw->mac.autotry_restart) {
 736                 ixgbe_disable_tx_laser_multispeed_fiber(hw);
 737                 ixgbe_enable_tx_laser_multispeed_fiber(hw);
 738                 hw->mac.autotry_restart = false;
 739         }
 740 }
 741
 742 /**
 743  *  ixgbe_set_hard_rate_select_speed - Set module link speed
 744  *  @hw: pointer to hardware structure
 745  *  @speed: link speed to set
 746  *
 747  *  Set module link speed via RS0/RS1 rate select pins.
 748  */
 749 void ixgbe_set_hard_rate_select_speed(struct ixgbe_hw *hw,
 750                                         ixgbe_link_speed speed)
 751 {
 752         u32 esdp_reg = IXGBE_READ_REG(hw, IXGBE_ESDP);
 753
 754         switch (speed) {
 755         case IXGBE_LINK_SPEED_10GB_FULL:
 756                 esdp_reg |= (IXGBE_ESDP_SDP5_DIR | IXGBE_ESDP_SDP5);
 757                 break;
 758         case IXGBE_LINK_SPEED_1GB_FULL:
 759                 esdp_reg &= ~IXGBE_ESDP_SDP5;
 760                 esdp_reg |= IXGBE_ESDP_SDP5_DIR;
 761                 break;
 762         default:
 763                 DEBUGOUT("Invalid fixed module speed\n");
 764                 return;
 765         }
 766
 767         IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp_reg);
 768         IXGBE_WRITE_FLUSH(hw);
 769 }
 770
 771 /**
 772  *  ixgbe_setup_mac_link_smartspeed - Set MAC link speed using SmartSpeed
 773  *  @hw: pointer to hardware structure
 774  *  @speed: new link speed
 775  *  @autoneg_wait_to_complete: true when waiting for completion is needed
 776  *
 777  *  Implements the Intel SmartSpeed algorithm.
 778  **/
 779 s32 ixgbe_setup_mac_link_smartspeed(struct ixgbe_hw *hw,
 780                                     ixgbe_link_speed speed,
 781                                     bool autoneg_wait_to_complete)
 782 {
 783         s32 status = IXGBE_SUCCESS;
 784         ixgbe_link_speed link_speed = IXGBE_LINK_SPEED_UNKNOWN;
 785         s32 i, j;
 786         bool link_up = false;
 787         u32 autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 788
 789         DEBUGFUNC("ixgbe_setup_mac_link_smartspeed");
 790
 791          /* Set autoneg_advertised value based on input link speed */
 792         hw->phy.autoneg_advertised = 0;
 793
 794         if (speed & IXGBE_LINK_SPEED_10GB_FULL)
 795                 hw->phy.autoneg_advertised |= IXGBE_LINK_SPEED_10GB_FULL;
 796
 797         if (speed & IXGBE_LINK_SPEED_1GB_FULL)
 798                 hw->phy.autoneg_advertised |= IXGBE_LINK_SPEED_1GB_FULL;
 799
 800         if (speed & IXGBE_LINK_SPEED_100_FULL)
 801                 hw->phy.autoneg_advertised |= IXGBE_LINK_SPEED_100_FULL;
 802
 803         /*
 804          * Implement Intel SmartSpeed algorithm.  SmartSpeed will reduce the
 805          * autoneg advertisement if link is unable to be established at the
 806          * highest negotiated rate.  This can sometimes happen due to integrity
 807          * issues with the physical media connection.
 808          */
 809
 810         /* First, try to get link with full advertisement */
 811         hw->phy.smart_speed_active = false;
 812         for (j = 0; j < IXGBE_SMARTSPEED_MAX_RETRIES; j++) {
 813                 status = ixgbe_setup_mac_link_82599(hw, speed,
 814                                                     autoneg_wait_to_complete);
 815                 if (status != IXGBE_SUCCESS)
 816                         goto out;
 817
 818                 /*
 819                  * Wait for the controller to acquire link.  Per IEEE 802.3ap,
 820                  * Section 73.10.2, we may have to wait up to 500ms if KR is
 821                  * attempted, or 200ms if KX/KX4/BX/BX4 is attempted, per
 822                  * Table 9 in the AN MAS.
 823                  */
 824                 for (i = 0; i < 5; i++) {
 825                         msec_delay(100);
 826
 827                         /* If we have link, just jump out */
 828                         status = ixgbe_check_link(hw, &link_speed, &link_up,
 829                                                   false);
 830                         if (status != IXGBE_SUCCESS)
 831                                 goto out;
 832
 833                         if (link_up)
 834                                 goto out;
 835                 }
 836         }
 837
 838         /*
 839          * We didn't get link.  If we advertised KR plus one of KX4/KX
 840          * (or BX4/BX), then disable KR and try again.
 841          */
 842         if (((autoc_reg & IXGBE_AUTOC_KR_SUPP) == 0) ||
 843             ((autoc_reg & IXGBE_AUTOC_KX4_KX_SUPP_MASK) == 0))
 844                 goto out;
 845
 846         /* Turn SmartSpeed on to disable KR support */
 847         hw->phy.smart_speed_active = true;
 848         status = ixgbe_setup_mac_link_82599(hw, speed,
 849                                             autoneg_wait_to_complete);
 850         if (status != IXGBE_SUCCESS)
 851                 goto out;
 852
 853         /*
 854          * Wait for the controller to acquire link.  600ms will allow for
 855          * the AN link_fail_inhibit_timer as well for multiple cycles of
 856          * parallel detect, both 10g and 1g. This allows for the maximum
 857          * connect attempts as defined in the AN MAS table 73-7.
 858          */
 859         for (i = 0; i < 6; i++) {
 860                 msec_delay(100);
 861
 862                 /* If we have link, just jump out */
 863                 status = ixgbe_check_link(hw, &link_speed, &link_up, false);
 864                 if (status != IXGBE_SUCCESS)
 865                         goto out;
 866
 867                 if (link_up)
 868                         goto out;
 869         }
 870
 871         /* We didn't get link.  Turn SmartSpeed back off. */
 872         hw->phy.smart_speed_active = false;
 873         status = ixgbe_setup_mac_link_82599(hw, speed,
 874                                             autoneg_wait_to_complete);
 875
 876 out:
 877         if (link_up && (link_speed == IXGBE_LINK_SPEED_1GB_FULL))
 878                 DEBUGOUT("Smartspeed has downgraded the link speed "
 879                 "from the maximum advertised\n");
 880         return status;
 881 }
 882
 883 /**
 884  *  ixgbe_setup_mac_link_82599 - Set MAC link speed
 885  *  @hw: pointer to hardware structure
 886  *  @speed: new link speed
 887  *  @autoneg_wait_to_complete: true when waiting for completion is needed
 888  *
 889  *  Set the link speed in the AUTOC register and restarts link.
 890  **/
 891 s32 ixgbe_setup_mac_link_82599(struct ixgbe_hw *hw,
 892                                ixgbe_link_speed speed,
 893                                bool autoneg_wait_to_complete)
 894 {
 895         bool autoneg = false;
 896         s32 status = IXGBE_SUCCESS;
 897         u32 pma_pmd_1g, link_mode;
 898         u32 current_autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC); /* holds the value of AUTOC register at this current point in time */
 899         u32 orig_autoc = 0; /* holds the cached value of AUTOC register */
 900         u32 autoc = current_autoc; /* Temporary variable used for comparison purposes */
 901         u32 autoc2 = IXGBE_READ_REG(hw, IXGBE_AUTOC2);
 902         u32 pma_pmd_10g_serial = autoc2 & IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_MASK;
 903         u32 links_reg;
 904         u32 i;
 905         ixgbe_link_speed link_capabilities = IXGBE_LINK_SPEED_UNKNOWN;
 906
 907         DEBUGFUNC("ixgbe_setup_mac_link_82599");
 908
 909         /* Check to see if speed passed in is supported. */
 910         status = ixgbe_get_link_capabilities(hw, &link_capabilities, &autoneg);
 911         if (status)
 912                 goto out;
 913
 914         speed &= link_capabilities;
 915
 916         if (speed == IXGBE_LINK_SPEED_UNKNOWN) {
 917                 status = IXGBE_ERR_LINK_SETUP;
 918                 goto out;
 919         }
 920
 921         /* Use stored value (EEPROM defaults) of AUTOC to find KR/KX4 support*/
 922         if (hw->mac.orig_link_settings_stored)
 923                 orig_autoc = hw->mac.orig_autoc;
 924         else
 925                 orig_autoc = autoc;
 926
 927         link_mode = autoc & IXGBE_AUTOC_LMS_MASK;
 928         pma_pmd_1g = autoc & IXGBE_AUTOC_1G_PMA_PMD_MASK;
 929
 930         if (link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR ||
 931             link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN ||
 932             link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR_SGMII) {
 933                 /* Set KX4/KX/KR support according to speed requested */
 934                 autoc &= ~(IXGBE_AUTOC_KX4_KX_SUPP_MASK | IXGBE_AUTOC_KR_SUPP);
 935                 if (speed & IXGBE_LINK_SPEED_10GB_FULL) {
 936                         if (orig_autoc & IXGBE_AUTOC_KX4_SUPP)
 937                                 autoc |= IXGBE_AUTOC_KX4_SUPP;
 938                         if ((orig_autoc & IXGBE_AUTOC_KR_SUPP) &&
 939                             (hw->phy.smart_speed_active == false))
 940                                 autoc |= IXGBE_AUTOC_KR_SUPP;
 941                 }
 942                 if (speed & IXGBE_LINK_SPEED_1GB_FULL)
 943                         autoc |= IXGBE_AUTOC_KX_SUPP;
 944         } else if ((pma_pmd_1g == IXGBE_AUTOC_1G_SFI) &&
 945                    (link_mode == IXGBE_AUTOC_LMS_1G_LINK_NO_AN ||
 946                     link_mode == IXGBE_AUTOC_LMS_1G_AN)) {
 947                 /* Switch from 1G SFI to 10G SFI if requested */
 948                 if ((speed == IXGBE_LINK_SPEED_10GB_FULL) &&
 949                     (pma_pmd_10g_serial == IXGBE_AUTOC2_10G_SFI)) {
 950                         autoc &= ~IXGBE_AUTOC_LMS_MASK;
 951                         autoc |= IXGBE_AUTOC_LMS_10G_SERIAL;
 952                 }
 953         } else if ((pma_pmd_10g_serial == IXGBE_AUTOC2_10G_SFI) &&
 954                    (link_mode == IXGBE_AUTOC_LMS_10G_SERIAL)) {
 955                 /* Switch from 10G SFI to 1G SFI if requested */
 956                 if ((speed == IXGBE_LINK_SPEED_1GB_FULL) &&
 957                     (pma_pmd_1g == IXGBE_AUTOC_1G_SFI)) {
 958                         autoc &= ~IXGBE_AUTOC_LMS_MASK;
 959                         if (autoneg || hw->phy.type == ixgbe_phy_qsfp_intel)
 960                                 autoc |= IXGBE_AUTOC_LMS_1G_AN;
 961                         else
 962                                 autoc |= IXGBE_AUTOC_LMS_1G_LINK_NO_AN;
 963                 }
 964         }
 965
 966         if (autoc != current_autoc) {
 967                 /* Restart link */
 968                 status = hw->mac.ops.prot_autoc_write(hw, autoc, false);
 969                 if (status != IXGBE_SUCCESS)
 970                         goto out;
 971
 972                 /* Only poll for autoneg to complete if specified to do so */
 973                 if (autoneg_wait_to_complete) {
 974                         if (link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR ||
 975                             link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN ||
 976                             link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR_SGMII) {
 977                                 links_reg = 0; /*Just in case Autoneg time=0*/
 978                                 for (i = 0; i < IXGBE_AUTO_NEG_TIME; i++) {
 979                                         links_reg =
 980                                                IXGBE_READ_REG(hw, IXGBE_LINKS);
 981                                         if (links_reg & IXGBE_LINKS_KX_AN_COMP)
 982                                                 break;
 983                                         msec_delay(100);
 984                                 }
 985                                 if (!(links_reg & IXGBE_LINKS_KX_AN_COMP)) {
 986                                         status =
 987                                                 IXGBE_ERR_AUTONEG_NOT_COMPLETE;
 988                                         DEBUGOUT("Autoneg did not complete.\n");
 989                                 }
 990                         }
 991                 }
 992
 993                 /* Add delay to filter out noises during initial link setup */
 994                 msec_delay(50);
 995         }
 996
 997 out:
 998         return status;
 999 }
1000
1001 /**
1002  *  ixgbe_setup_copper_link_82599 - Set the PHY autoneg advertised field
1003  *  @hw: pointer to hardware structure
1004  *  @speed: new link speed
1005  *  @autoneg_wait_to_complete: true if waiting is needed to complete
1006  *
1007  *  Restarts link on PHY and MAC based on settings passed in.
1008  **/
1009 STATIC s32 ixgbe_setup_copper_link_82599(struct ixgbe_hw *hw,
1010                                          ixgbe_link_speed speed,
1011                                          bool autoneg_wait_to_complete)
1012 {
1013         s32 status;
1014
1015         DEBUGFUNC("ixgbe_setup_copper_link_82599");
1016
1017         /* Setup the PHY according to input speed */
1018         status = hw->phy.ops.setup_link_speed(hw, speed,
1019                                               autoneg_wait_to_complete);
1020         /* Set up MAC */
1021         ixgbe_start_mac_link_82599(hw, autoneg_wait_to_complete);
1022
1023         return status;
1024 }
1025
1026 /**
1027  *  ixgbe_reset_hw_82599 - Perform hardware reset
1028  *  @hw: pointer to hardware structure
1029  *
1030  *  Resets the hardware by resetting the transmit and receive units, masks
1031  *  and clears all interrupts, perform a PHY reset, and perform a link (MAC)
1032  *  reset.
1033  **/
1034 s32 ixgbe_reset_hw_82599(struct ixgbe_hw *hw)
1035 {
1036         ixgbe_link_speed link_speed;
1037         s32 status;
1038         u32 ctrl = 0;
1039         u32 i, autoc, autoc2;
1040         u32 curr_lms;
1041         bool link_up = false;
1042
1043         DEBUGFUNC("ixgbe_reset_hw_82599");
1044
1045         /* Call adapter stop to disable tx/rx and clear interrupts */
1046         status = hw->mac.ops.stop_adapter(hw);
1047         if (status != IXGBE_SUCCESS)
1048                 goto reset_hw_out;
1049
1050         /* flush pending Tx transactions */
1051         ixgbe_clear_tx_pending(hw);
1052
1053         /* PHY ops must be identified and initialized prior to reset */
1054
1055         /* Identify PHY and related function pointers */
1056         status = hw->phy.ops.init(hw);
1057
1058         if (status == IXGBE_ERR_SFP_NOT_SUPPORTED)
1059                 goto reset_hw_out;
1060
1061         /* Setup SFP module if there is one present. */
1062         if (hw->phy.sfp_setup_needed) {
1063                 status = hw->mac.ops.setup_sfp(hw);
1064                 hw->phy.sfp_setup_needed = false;
1065         }
1066
1067         if (status == IXGBE_ERR_SFP_NOT_SUPPORTED)
1068                 goto reset_hw_out;
1069
1070         /* Reset PHY */
1071         if (hw->phy.reset_disable == false && hw->phy.ops.reset != NULL)
1072                 hw->phy.ops.reset(hw);
1073
1074         /* remember AUTOC from before we reset */
1075         curr_lms = IXGBE_READ_REG(hw, IXGBE_AUTOC) & IXGBE_AUTOC_LMS_MASK;
1076
1077 mac_reset_top:
1078         /*
1079          * Issue global reset to the MAC.  Needs to be SW reset if link is up.
1080          * If link reset is used when link is up, it might reset the PHY when
1081          * mng is using it.  If link is down or the flag to force full link
1082          * reset is set, then perform link reset.
1083          */
1084         ctrl = IXGBE_CTRL_LNK_RST;
1085         if (!hw->force_full_reset) {
1086                 hw->mac.ops.check_link(hw, &link_speed, &link_up, false);
1087                 if (link_up)
1088                         ctrl = IXGBE_CTRL_RST;
1089         }
1090
1091         ctrl |= IXGBE_READ_REG(hw, IXGBE_CTRL);
1092         IXGBE_WRITE_REG(hw, IXGBE_CTRL, ctrl);
1093         IXGBE_WRITE_FLUSH(hw);
1094
1095         /* Poll for reset bit to self-clear meaning reset is complete */
1096         for (i = 0; i < 10; i++) {
1097                 usec_delay(1);
1098                 ctrl = IXGBE_READ_REG(hw, IXGBE_CTRL);
1099                 if (!(ctrl & IXGBE_CTRL_RST_MASK))
1100                         break;
1101         }
1102
1103         if (ctrl & IXGBE_CTRL_RST_MASK) {
1104                 status = IXGBE_ERR_RESET_FAILED;
1105                 DEBUGOUT("Reset polling failed to complete.\n");
1106         }
1107
1108         msec_delay(50);
1109
1110         /*
1111          * Double resets are required for recovery from certain error
1112          * conditions.  Between resets, it is necessary to stall to
1113          * allow time for any pending HW events to complete.
1114          */
1115         if (hw->mac.flags & IXGBE_FLAGS_DOUBLE_RESET_REQUIRED) {
1116                 hw->mac.flags &= ~IXGBE_FLAGS_DOUBLE_RESET_REQUIRED;
1117                 goto mac_reset_top;
1118         }
1119
1120         /*
1121          * Store the original AUTOC/AUTOC2 values if they have not been
1122          * stored off yet.  Otherwise restore the stored original
1123          * values since the reset operation sets back to defaults.
1124          */
1125         autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC);
1126         autoc2 = IXGBE_READ_REG(hw, IXGBE_AUTOC2);
1127
1128         /* Enable link if disabled in NVM */
1129         if (autoc2 & IXGBE_AUTOC2_LINK_DISABLE_MASK) {
1130                 autoc2 &= ~IXGBE_AUTOC2_LINK_DISABLE_MASK;
1131                 IXGBE_WRITE_REG(hw, IXGBE_AUTOC2, autoc2);
1132                 IXGBE_WRITE_FLUSH(hw);
1133         }
1134
1135         if (hw->mac.orig_link_settings_stored == false) {
1136                 hw->mac.orig_autoc = autoc;
1137                 hw->mac.orig_autoc2 = autoc2;
1138                 hw->mac.orig_link_settings_stored = true;
1139         } else {
1140
1141                 /* If MNG FW is running on a multi-speed device that
1142                  * doesn't autoneg with out driver support we need to
1143                  * leave LMS in the state it was before we MAC reset.
1144                  * Likewise if we support WoL we don't want change the
1145                  * LMS state.
1146                  */
1147                 if ((hw->phy.multispeed_fiber && ixgbe_mng_enabled(hw)) ||
1148                     hw->wol_enabled)
1149                         hw->mac.orig_autoc =
1150                                 (hw->mac.orig_autoc & ~IXGBE_AUTOC_LMS_MASK) |
1151                                 curr_lms;
1152
1153                 if (autoc != hw->mac.orig_autoc) {
1154                         status = hw->mac.ops.prot_autoc_write(hw,
1155                                                         hw->mac.orig_autoc,
1156                                                         false);
1157                         if (status != IXGBE_SUCCESS)
1158                                 goto reset_hw_out;
1159                 }
1160
1161                 if ((autoc2 & IXGBE_AUTOC2_UPPER_MASK) !=
1162                     (hw->mac.orig_autoc2 & IXGBE_AUTOC2_UPPER_MASK)) {
1163                         autoc2 &= ~IXGBE_AUTOC2_UPPER_MASK;
1164                         autoc2 |= (hw->mac.orig_autoc2 &
1165                                    IXGBE_AUTOC2_UPPER_MASK);
1166                         IXGBE_WRITE_REG(hw, IXGBE_AUTOC2, autoc2);
1167                 }
1168         }
1169
1170         /* Store the permanent mac address */
1171         hw->mac.ops.get_mac_addr(hw, hw->mac.perm_addr);
1172
1173         /*
1174          * Store MAC address from RAR0, clear receive address registers, and
1175          * clear the multicast table.  Also reset num_rar_entries to 128,
1176          * since we modify this value when programming the SAN MAC address.
1177          */
1178         hw->mac.num_rar_entries = 128;
1179         hw->mac.ops.init_rx_addrs(hw);
1180
1181         /* Store the permanent SAN mac address */
1182         hw->mac.ops.get_san_mac_addr(hw, hw->mac.san_addr);
1183
1184         /* Add the SAN MAC address to the RAR only if it's a valid address */
1185         if (ixgbe_validate_mac_addr(hw->mac.san_addr) == 0) {
1186                 /* Save the SAN MAC RAR index */
1187                 hw->mac.san_mac_rar_index = hw->mac.num_rar_entries - 1;
1188
1189                 hw->mac.ops.set_rar(hw, hw->mac.san_mac_rar_index,
1190                                     hw->mac.san_addr, 0, IXGBE_RAH_AV);
1191
1192                 /* clear VMDq pool/queue selection for this RAR */
1193                 hw->mac.ops.clear_vmdq(hw, hw->mac.san_mac_rar_index,
1194                                        IXGBE_CLEAR_VMDQ_ALL);
1195
1196                 /* Reserve the last RAR for the SAN MAC address */
1197                 hw->mac.num_rar_entries--;
1198         }
1199
1200         /* Store the alternative WWNN/WWPN prefix */
1201         hw->mac.ops.get_wwn_prefix(hw, &hw->mac.wwnn_prefix,
1202                                    &hw->mac.wwpn_prefix);
1203
1204 reset_hw_out:
1205         return status;
1206 }
1207
1208 /**
1209  * ixgbe_fdir_check_cmd_complete - poll to check whether FDIRCMD is complete
1210  * @hw: pointer to hardware structure
1211  * @fdircmd: current value of FDIRCMD register
1212  */
1213 STATIC s32 ixgbe_fdir_check_cmd_complete(struct ixgbe_hw *hw, u32 *fdircmd)
1214 {
1215         int i;
1216
1217         for (i = 0; i < IXGBE_FDIRCMD_CMD_POLL; i++) {
1218                 *fdircmd = IXGBE_READ_REG(hw, IXGBE_FDIRCMD);
1219                 if (!(*fdircmd & IXGBE_FDIRCMD_CMD_MASK))
1220                         return IXGBE_SUCCESS;
1221                 usec_delay(10);
1222         }
1223
1224         return IXGBE_ERR_FDIR_CMD_INCOMPLETE;
1225 }
1226
1227 /**
1228  *  ixgbe_reinit_fdir_tables_82599 - Reinitialize Flow Director tables.
1229  *  @hw: pointer to hardware structure
1230  **/
1231 s32 ixgbe_reinit_fdir_tables_82599(struct ixgbe_hw *hw)
1232 {
1233         s32 err;
1234         int i;
1235         u32 fdirctrl = IXGBE_READ_REG(hw, IXGBE_FDIRCTRL);
1236         u32 fdircmd;
1237         fdirctrl &= ~IXGBE_FDIRCTRL_INIT_DONE;
1238
1239         DEBUGFUNC("ixgbe_reinit_fdir_tables_82599");
1240
1241         /*
1242          * Before starting reinitialization process,
1243          * FDIRCMD.CMD must be zero.
1244          */
1245         err = ixgbe_fdir_check_cmd_complete(hw, &fdircmd);
1246         if (err) {
1247                 DEBUGOUT("Flow Director previous command did not complete, aborting table re-initialization.\n");
1248                 return err;
1249         }
1250
1251         IXGBE_WRITE_REG(hw, IXGBE_FDIRFREE, 0);
1252         IXGBE_WRITE_FLUSH(hw);
1253         /*
1254          * 82599 adapters flow director init flow cannot be restarted,
1255          * Workaround 82599 silicon errata by performing the following steps
1256          * before re-writing the FDIRCTRL control register with the same value.
1257          * - write 1 to bit 8 of FDIRCMD register &
1258          * - write 0 to bit 8 of FDIRCMD register
1259          */
1260         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD,
1261                         (IXGBE_READ_REG(hw, IXGBE_FDIRCMD) |
1262                          IXGBE_FDIRCMD_CLEARHT));
1263         IXGBE_WRITE_FLUSH(hw);
1264         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD,
1265                         (IXGBE_READ_REG(hw, IXGBE_FDIRCMD) &
1266                          ~IXGBE_FDIRCMD_CLEARHT));
1267         IXGBE_WRITE_FLUSH(hw);
1268         /*
1269          * Clear FDIR Hash register to clear any leftover hashes
1270          * waiting to be programmed.
1271          */
1272         IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, 0x00);
1273         IXGBE_WRITE_FLUSH(hw);
1274
1275         IXGBE_WRITE_REG(hw, IXGBE_FDIRCTRL, fdirctrl);
1276         IXGBE_WRITE_FLUSH(hw);
1277
1278         /* Poll init-done after we write FDIRCTRL register */
1279         for (i = 0; i < IXGBE_FDIR_INIT_DONE_POLL; i++) {
1280                 if (IXGBE_READ_REG(hw, IXGBE_FDIRCTRL) &
1281                                    IXGBE_FDIRCTRL_INIT_DONE)
1282                         break;
1283                 msec_delay(1);
1284         }
1285         if (i >= IXGBE_FDIR_INIT_DONE_POLL) {
1286                 DEBUGOUT("Flow Director Signature poll time exceeded!\n");
1287                 return IXGBE_ERR_FDIR_REINIT_FAILED;
1288         }
1289
1290         /* Clear FDIR statistics registers (read to clear) */
1291         IXGBE_READ_REG(hw, IXGBE_FDIRUSTAT);
1292         IXGBE_READ_REG(hw, IXGBE_FDIRFSTAT);
1293         IXGBE_READ_REG(hw, IXGBE_FDIRMATCH);
1294         IXGBE_READ_REG(hw, IXGBE_FDIRMISS);
1295         IXGBE_READ_REG(hw, IXGBE_FDIRLEN);
1296
1297         return IXGBE_SUCCESS;
1298 }
1299
1300 /**
1301  *  ixgbe_fdir_enable_82599 - Initialize Flow Director control registers
1302  *  @hw: pointer to hardware structure
1303  *  @fdirctrl: value to write to flow director control register
1304  **/
1305 STATIC void ixgbe_fdir_enable_82599(struct ixgbe_hw *hw, u32 fdirctrl)
1306 {
1307         int i;
1308
1309         DEBUGFUNC("ixgbe_fdir_enable_82599");
1310
1311         /* Prime the keys for hashing */
1312         IXGBE_WRITE_REG(hw, IXGBE_FDIRHKEY, IXGBE_ATR_BUCKET_HASH_KEY);
1313         IXGBE_WRITE_REG(hw, IXGBE_FDIRSKEY, IXGBE_ATR_SIGNATURE_HASH_KEY);
1314
1315         /*
1316          * Poll init-done after we write the register.  Estimated times:
1317          *      10G: PBALLOC = 11b, timing is 60us
1318          *       1G: PBALLOC = 11b, timing is 600us
1319          *     100M: PBALLOC = 11b, timing is 6ms
1320          *
1321          *     Multiple these timings by 4 if under full Rx load
1322          *
1323          * So we'll poll for IXGBE_FDIR_INIT_DONE_POLL times, sleeping for
1324          * 1 msec per poll time.  If we're at line rate and drop to 100M, then
1325          * this might not finish in our poll time, but we can live with that
1326          * for now.
1327          */
1328         IXGBE_WRITE_REG(hw, IXGBE_FDIRCTRL, fdirctrl);
1329         IXGBE_WRITE_FLUSH(hw);
1330         for (i = 0; i < IXGBE_FDIR_INIT_DONE_POLL; i++) {
1331                 if (IXGBE_READ_REG(hw, IXGBE_FDIRCTRL) &
1332                                    IXGBE_FDIRCTRL_INIT_DONE)
1333                         break;
1334                 msec_delay(1);
1335         }
1336
1337         if (i >= IXGBE_FDIR_INIT_DONE_POLL)
1338                 DEBUGOUT("Flow Director poll time exceeded!\n");
1339 }
1340
1341 /**
1342  *  ixgbe_init_fdir_signature_82599 - Initialize Flow Director signature filters
1343  *  @hw: pointer to hardware structure
1344  *  @fdirctrl: value to write to flow director control register, initially
1345  *           contains just the value of the Rx packet buffer allocation
1346  **/
1347 s32 ixgbe_init_fdir_signature_82599(struct ixgbe_hw *hw, u32 fdirctrl)
1348 {
1349         DEBUGFUNC("ixgbe_init_fdir_signature_82599");
1350
1351         /*
1352          * Continue setup of fdirctrl register bits:
1353          *  Move the flexible bytes to use the ethertype - shift 6 words
1354          *  Set the maximum length per hash bucket to 0xA filters
1355          *  Send interrupt when 64 filters are left
1356          */
1357         fdirctrl |= (0x6 << IXGBE_FDIRCTRL_FLEX_SHIFT) |
1358                     (0xA << IXGBE_FDIRCTRL_MAX_LENGTH_SHIFT) |
1359                     (4 << IXGBE_FDIRCTRL_FULL_THRESH_SHIFT);
1360
1361         /* write hashes and fdirctrl register, poll for completion */
1362         ixgbe_fdir_enable_82599(hw, fdirctrl);
1363
1364         return IXGBE_SUCCESS;
1365 }
1366
1367 /**
1368  *  ixgbe_init_fdir_perfect_82599 - Initialize Flow Director perfect filters
1369  *  @hw: pointer to hardware structure
1370  *  @fdirctrl: value to write to flow director control register, initially
1371  *           contains just the value of the Rx packet buffer allocation
1372  *  @cloud_mode: true - cloud mode, false - other mode
1373  **/
1374 s32 ixgbe_init_fdir_perfect_82599(struct ixgbe_hw *hw, u32 fdirctrl,
1375                         bool cloud_mode)
1376 {
1377         UNREFERENCED_1PARAMETER(cloud_mode);
1378         DEBUGFUNC("ixgbe_init_fdir_perfect_82599");
1379
1380         /*
1381          * Continue setup of fdirctrl register bits:
1382          *  Turn perfect match filtering on
1383          *  Report hash in RSS field of Rx wb descriptor
1384          *  Initialize the drop queue to queue 127
1385          *  Move the flexible bytes to use the ethertype - shift 6 words
1386          *  Set the maximum length per hash bucket to 0xA filters
1387          *  Send interrupt when 64 (0x4 * 16) filters are left
1388          */
1389         fdirctrl |= IXGBE_FDIRCTRL_PERFECT_MATCH |
1390                     IXGBE_FDIRCTRL_REPORT_STATUS |
1391                     (IXGBE_FDIR_DROP_QUEUE << IXGBE_FDIRCTRL_DROP_Q_SHIFT) |
1392                     (0x6 << IXGBE_FDIRCTRL_FLEX_SHIFT) |
1393                     (0xA << IXGBE_FDIRCTRL_MAX_LENGTH_SHIFT) |
1394                     (4 << IXGBE_FDIRCTRL_FULL_THRESH_SHIFT);
1395
1396         if (cloud_mode)
1397                 fdirctrl |=(IXGBE_FDIRCTRL_FILTERMODE_CLOUD <<
1398                                         IXGBE_FDIRCTRL_FILTERMODE_SHIFT);
1399
1400         /* write hashes and fdirctrl register, poll for completion */
1401         ixgbe_fdir_enable_82599(hw, fdirctrl);
1402
1403         return IXGBE_SUCCESS;
1404 }
1405
1406 /**
1407  *  ixgbe_set_fdir_drop_queue_82599 - Set Flow Director drop queue
1408  *  @hw: pointer to hardware structure
1409  *  @dropqueue: Rx queue index used for the dropped packets
1410  **/
1411 void ixgbe_set_fdir_drop_queue_82599(struct ixgbe_hw *hw, u8 dropqueue)
1412 {
1413         u32 fdirctrl;
1414
1415         DEBUGFUNC("ixgbe_set_fdir_drop_queue_82599");
1416         /* Clear init done bit and drop queue field */
1417         fdirctrl = IXGBE_READ_REG(hw, IXGBE_FDIRCTRL);
1418         fdirctrl &= ~(IXGBE_FDIRCTRL_DROP_Q_MASK | IXGBE_FDIRCTRL_INIT_DONE);
1419
1420         /* Set drop queue */
1421         fdirctrl |= (dropqueue << IXGBE_FDIRCTRL_DROP_Q_SHIFT);
1422         if ((hw->mac.type == ixgbe_mac_X550) ||
1423             (hw->mac.type == ixgbe_mac_X550EM_x) ||
1424             (hw->mac.type == ixgbe_mac_X550EM_a))
1425                 fdirctrl |= IXGBE_FDIRCTRL_DROP_NO_MATCH;
1426
1427         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD,
1428                         (IXGBE_READ_REG(hw, IXGBE_FDIRCMD) |
1429                          IXGBE_FDIRCMD_CLEARHT));
1430         IXGBE_WRITE_FLUSH(hw);
1431         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD,
1432                         (IXGBE_READ_REG(hw, IXGBE_FDIRCMD) &
1433                          ~IXGBE_FDIRCMD_CLEARHT));
1434         IXGBE_WRITE_FLUSH(hw);
1435
1436         /* write hashes and fdirctrl register, poll for completion */
1437         ixgbe_fdir_enable_82599(hw, fdirctrl);
1438 }
1439
1440 /*
1441  * These defines allow us to quickly generate all of the necessary instructions
1442  * in the function below by simply calling out IXGBE_COMPUTE_SIG_HASH_ITERATION
1443  * for values 0 through 15
1444  */
1445 #define IXGBE_ATR_COMMON_HASH_KEY \
1446                 (IXGBE_ATR_BUCKET_HASH_KEY & IXGBE_ATR_SIGNATURE_HASH_KEY)
1447 #define IXGBE_COMPUTE_SIG_HASH_ITERATION(_n) \
1448 do { \
1449         u32 n = (_n); \
1450         if (IXGBE_ATR_COMMON_HASH_KEY & (0x01 << n)) \
1451                 common_hash ^= lo_hash_dword >> n; \
1452         else if (IXGBE_ATR_BUCKET_HASH_KEY & (0x01 << n)) \
1453                 bucket_hash ^= lo_hash_dword >> n; \
1454         else if (IXGBE_ATR_SIGNATURE_HASH_KEY & (0x01 << n)) \
1455                 sig_hash ^= lo_hash_dword << (16 - n); \
1456         if (IXGBE_ATR_COMMON_HASH_KEY & (0x01 << (n + 16))) \
1457                 common_hash ^= hi_hash_dword >> n; \
1458         else if (IXGBE_ATR_BUCKET_HASH_KEY & (0x01 << (n + 16))) \
1459                 bucket_hash ^= hi_hash_dword >> n; \
1460         else if (IXGBE_ATR_SIGNATURE_HASH_KEY & (0x01 << (n + 16))) \
1461                 sig_hash ^= hi_hash_dword << (16 - n); \
1462 } while (0)
1463
1464 /**
1465  *  ixgbe_atr_compute_sig_hash_82599 - Compute the signature hash
1466  *  @input: input bitstream to compute the hash on
1467  *  @common: compressed common input dword
1468  *
1469  *  This function is almost identical to the function above but contains
1470  *  several optimizations such as unwinding all of the loops, letting the
1471  *  compiler work out all of the conditional ifs since the keys are static
1472  *  defines, and computing two keys at once since the hashed dword stream
1473  *  will be the same for both keys.
1474  **/
1475 u32 ixgbe_atr_compute_sig_hash_82599(union ixgbe_atr_hash_dword input,
1476                                      union ixgbe_atr_hash_dword common)
1477 {
1478         u32 hi_hash_dword, lo_hash_dword, flow_vm_vlan;
1479         u32 sig_hash = 0, bucket_hash = 0, common_hash = 0;
1480
1481         /* record the flow_vm_vlan bits as they are a key part to the hash */
1482         flow_vm_vlan = IXGBE_NTOHL(input.dword);
1483
1484         /* generate common hash dword */
1485         hi_hash_dword = IXGBE_NTOHL(common.dword);
1486
1487         /* low dword is word swapped version of common */
1488         lo_hash_dword = (hi_hash_dword >> 16) | (hi_hash_dword << 16);
1489
1490         /* apply flow ID/VM pool/VLAN ID bits to hash words */
1491         hi_hash_dword ^= flow_vm_vlan ^ (flow_vm_vlan >> 16);
1492
1493         /* Process bits 0 and 16 */
1494         IXGBE_COMPUTE_SIG_HASH_ITERATION(0);
1495
1496         /*
1497          * apply flow ID/VM pool/VLAN ID bits to lo hash dword, we had to
1498          * delay this because bit 0 of the stream should not be processed
1499          * so we do not add the VLAN until after bit 0 was processed
1500          */
1501         lo_hash_dword ^= flow_vm_vlan ^ (flow_vm_vlan << 16);
1502
1503         /* Process remaining 30 bit of the key */
1504         IXGBE_COMPUTE_SIG_HASH_ITERATION(1);
1505         IXGBE_COMPUTE_SIG_HASH_ITERATION(2);
1506         IXGBE_COMPUTE_SIG_HASH_ITERATION(3);
1507         IXGBE_COMPUTE_SIG_HASH_ITERATION(4);
1508         IXGBE_COMPUTE_SIG_HASH_ITERATION(5);
1509         IXGBE_COMPUTE_SIG_HASH_ITERATION(6);
1510         IXGBE_COMPUTE_SIG_HASH_ITERATION(7);
1511         IXGBE_COMPUTE_SIG_HASH_ITERATION(8);
1512         IXGBE_COMPUTE_SIG_HASH_ITERATION(9);
1513         IXGBE_COMPUTE_SIG_HASH_ITERATION(10);
1514         IXGBE_COMPUTE_SIG_HASH_ITERATION(11);
1515         IXGBE_COMPUTE_SIG_HASH_ITERATION(12);
1516         IXGBE_COMPUTE_SIG_HASH_ITERATION(13);
1517         IXGBE_COMPUTE_SIG_HASH_ITERATION(14);
1518         IXGBE_COMPUTE_SIG_HASH_ITERATION(15);
1519
1520         /* combine common_hash result with signature and bucket hashes */
1521         bucket_hash ^= common_hash;
1522         bucket_hash &= IXGBE_ATR_HASH_MASK;
1523
1524         sig_hash ^= common_hash << 16;
1525         sig_hash &= IXGBE_ATR_HASH_MASK << 16;
1526
1527         /* return completed signature hash */
1528         return sig_hash ^ bucket_hash;
1529 }
1530
1531 /**
1532  *  ixgbe_atr_add_signature_filter_82599 - Adds a signature hash filter
1533  *  @hw: pointer to hardware structure
1534  *  @input: unique input dword
1535  *  @common: compressed common input dword
1536  *  @queue: queue index to direct traffic to
1537  *
1538  * Note that the tunnel bit in input must not be set when the hardware
1539  * tunneling support does not exist.
1540  **/
1541 void ixgbe_fdir_add_signature_filter_82599(struct ixgbe_hw *hw,
1542                                            union ixgbe_atr_hash_dword input,
1543                                            union ixgbe_atr_hash_dword common,
1544                                            u8 queue)
1545 {
1546         u64 fdirhashcmd;
1547         u8 flow_type;
1548         bool tunnel;
1549         u32 fdircmd;
1550
1551         DEBUGFUNC("ixgbe_fdir_add_signature_filter_82599");
1552
1553         /*
1554          * Get the flow_type in order to program FDIRCMD properly
1555          * lowest 2 bits are FDIRCMD.L4TYPE, third lowest bit is FDIRCMD.IPV6
1556          * fifth is FDIRCMD.TUNNEL_FILTER
1557          */
1558         tunnel = !!(input.formatted.flow_type & IXGBE_ATR_L4TYPE_TUNNEL_MASK);
1559         flow_type = input.formatted.flow_type &
1560                     (IXGBE_ATR_L4TYPE_TUNNEL_MASK - 1);
1561         switch (flow_type) {
1562         case IXGBE_ATR_FLOW_TYPE_TCPV4:
1563         case IXGBE_ATR_FLOW_TYPE_UDPV4:
1564         case IXGBE_ATR_FLOW_TYPE_SCTPV4:
1565         case IXGBE_ATR_FLOW_TYPE_TCPV6:
1566         case IXGBE_ATR_FLOW_TYPE_UDPV6:
1567         case IXGBE_ATR_FLOW_TYPE_SCTPV6:
1568                 break;
1569         default:
1570                 DEBUGOUT(" Error on flow type input\n");
1571                 return;
1572         }
1573
1574         /* configure FDIRCMD register */
1575         fdircmd = IXGBE_FDIRCMD_CMD_ADD_FLOW | IXGBE_FDIRCMD_FILTER_UPDATE |
1576                   IXGBE_FDIRCMD_LAST | IXGBE_FDIRCMD_QUEUE_EN;
1577         fdircmd |= (u32)flow_type << IXGBE_FDIRCMD_FLOW_TYPE_SHIFT;
1578         fdircmd |= (u32)queue << IXGBE_FDIRCMD_RX_QUEUE_SHIFT;
1579         if (tunnel)
1580                 fdircmd |= IXGBE_FDIRCMD_TUNNEL_FILTER;
1581
1582         /*
1583          * The lower 32-bits of fdirhashcmd is for FDIRHASH, the upper 32-bits
1584          * is for FDIRCMD.  Then do a 64-bit register write from FDIRHASH.
1585          */
1586         fdirhashcmd = (u64)fdircmd << 32;
1587         fdirhashcmd |= ixgbe_atr_compute_sig_hash_82599(input, common);
1588         IXGBE_WRITE_REG64(hw, IXGBE_FDIRHASH, fdirhashcmd);
1589
1590         DEBUGOUT2("Tx Queue=%x hash=%x\n", queue, (u32)fdirhashcmd);
1591
1592         return;
1593 }
1594
1595 #define IXGBE_COMPUTE_BKT_HASH_ITERATION(_n) \
1596 do { \
1597         u32 n = (_n); \
1598         if (IXGBE_ATR_BUCKET_HASH_KEY & (0x01 << n)) \
1599                 bucket_hash ^= lo_hash_dword >> n; \
1600         if (IXGBE_ATR_BUCKET_HASH_KEY & (0x01 << (n + 16))) \
1601                 bucket_hash ^= hi_hash_dword >> n; \
1602 } while (0)
1603
1604 /**
1605  *  ixgbe_atr_compute_perfect_hash_82599 - Compute the perfect filter hash
1606  *  @input: input bitstream to compute the hash on
1607  *  @input_mask: mask for the input bitstream
1608  *
1609  *  This function serves two main purposes.  First it applies the input_mask
1610  *  to the atr_input resulting in a cleaned up atr_input data stream.
1611  *  Secondly it computes the hash and stores it in the bkt_hash field at
1612  *  the end of the input byte stream.  This way it will be available for
1613  *  future use without needing to recompute the hash.
1614  **/
1615 void ixgbe_atr_compute_perfect_hash_82599(union ixgbe_atr_input *input,
1616                                           union ixgbe_atr_input *input_mask)
1617 {
1618
1619         u32 hi_hash_dword, lo_hash_dword, flow_vm_vlan;
1620         u32 bucket_hash = 0;
1621         u32 hi_dword = 0;
1622         u32 i = 0;
1623
1624         /* Apply masks to input data */
1625         for (i = 0; i < 14; i++)
1626                 input->dword_stream[i]  &= input_mask->dword_stream[i];
1627
1628         /* record the flow_vm_vlan bits as they are a key part to the hash */
1629         flow_vm_vlan = IXGBE_NTOHL(input->dword_stream[0]);
1630
1631         /* generate common hash dword */
1632         for (i = 1; i <= 13; i++)
1633                 hi_dword ^= input->dword_stream[i];
1634         hi_hash_dword = IXGBE_NTOHL(hi_dword);
1635
1636         /* low dword is word swapped version of common */
1637         lo_hash_dword = (hi_hash_dword >> 16) | (hi_hash_dword << 16);
1638
1639         /* apply flow ID/VM pool/VLAN ID bits to hash words */
1640         hi_hash_dword ^= flow_vm_vlan ^ (flow_vm_vlan >> 16);
1641
1642         /* Process bits 0 and 16 */
1643         IXGBE_COMPUTE_BKT_HASH_ITERATION(0);
1644
1645         /*
1646          * apply flow ID/VM pool/VLAN ID bits to lo hash dword, we had to
1647          * delay this because bit 0 of the stream should not be processed
1648          * so we do not add the VLAN until after bit 0 was processed
1649          */
1650         lo_hash_dword ^= flow_vm_vlan ^ (flow_vm_vlan << 16);
1651
1652         /* Process remaining 30 bit of the key */
1653         for (i = 1; i <= 15; i++)
1654                 IXGBE_COMPUTE_BKT_HASH_ITERATION(i);
1655
1656         /*
1657          * Limit hash to 13 bits since max bucket count is 8K.
1658          * Store result at the end of the input stream.
1659          */
1660         input->formatted.bkt_hash = bucket_hash & 0x1FFF;
1661 }
1662
1663 /**
1664  *  ixgbe_get_fdirtcpm_82599 - generate a TCP port from atr_input_masks
1665  *  @input_mask: mask to be bit swapped
1666  *
1667  *  The source and destination port masks for flow director are bit swapped
1668  *  in that bit 15 effects bit 0, 14 effects 1, 13, 2 etc.  In order to
1669  *  generate a correctly swapped value we need to bit swap the mask and that
1670  *  is what is accomplished by this function.
1671  **/
1672 STATIC u32 ixgbe_get_fdirtcpm_82599(union ixgbe_atr_input *input_mask)
1673 {
1674         u32 mask = IXGBE_NTOHS(input_mask->formatted.dst_port);
1675         mask <<= IXGBE_FDIRTCPM_DPORTM_SHIFT;
1676         mask |= IXGBE_NTOHS(input_mask->formatted.src_port);
1677         mask = ((mask & 0x55555555) << 1) | ((mask & 0xAAAAAAAA) >> 1);
1678         mask = ((mask & 0x33333333) << 2) | ((mask & 0xCCCCCCCC) >> 2);
1679         mask = ((mask & 0x0F0F0F0F) << 4) | ((mask & 0xF0F0F0F0) >> 4);
1680         return ((mask & 0x00FF00FF) << 8) | ((mask & 0xFF00FF00) >> 8);
1681 }
1682
1683 /*
1684  * These two macros are meant to address the fact that we have registers
1685  * that are either all or in part big-endian.  As a result on big-endian
1686  * systems we will end up byte swapping the value to little-endian before
1687  * it is byte swapped again and written to the hardware in the original
1688  * big-endian format.
1689  */
1690 #define IXGBE_STORE_AS_BE32(_value) \
1691         (((u32)(_value) >> 24) | (((u32)(_value) & 0x00FF0000) >> 8) | \
1692          (((u32)(_value) & 0x0000FF00) << 8) | ((u32)(_value) << 24))
1693
1694 #define IXGBE_WRITE_REG_BE32(a, reg, value) \
1695         IXGBE_WRITE_REG((a), (reg), IXGBE_STORE_AS_BE32(IXGBE_NTOHL(value)))
1696
1697 #define IXGBE_STORE_AS_BE16(_value) \
1698         IXGBE_NTOHS(((u16)(_value) >> 8) | ((u16)(_value) << 8))
1699
1700 s32 ixgbe_fdir_set_input_mask_82599(struct ixgbe_hw *hw,
1701                                     union ixgbe_atr_input *input_mask, bool cloud_mode)
1702 {
1703         /* mask IPv6 since it is currently not supported */
1704         u32 fdirm = IXGBE_FDIRM_DIPv6;
1705         u32 fdirtcpm;
1706         u32 fdirip6m;
1707         UNREFERENCED_1PARAMETER(cloud_mode);
1708         DEBUGFUNC("ixgbe_fdir_set_atr_input_mask_82599");
1709
1710         /*
1711          * Program the relevant mask registers.  If src/dst_port or src/dst_addr
1712          * are zero, then assume a full mask for that field.  Also assume that
1713          * a VLAN of 0 is unspecified, so mask that out as well.  L4type
1714          * cannot be masked out in this implementation.
1715          *
1716          * This also assumes IPv4 only.  IPv6 masking isn't supported at this
1717          * point in time.
1718          */
1719
1720         /* verify bucket hash is cleared on hash generation */
1721         if (input_mask->formatted.bkt_hash)
1722                 DEBUGOUT(" bucket hash should always be 0 in mask\n");
1723
1724         /* Program FDIRM and verify partial masks */
1725         switch (input_mask->formatted.vm_pool & 0x7F) {
1726         case 0x0:
1727                 fdirm |= IXGBE_FDIRM_POOL;
1728         case 0x7F:
1729                 break;
1730         default:
1731                 DEBUGOUT(" Error on vm pool mask\n");
1732                 return IXGBE_ERR_CONFIG;
1733         }
1734
1735         switch (input_mask->formatted.flow_type & IXGBE_ATR_L4TYPE_MASK) {
1736         case 0x0:
1737                 fdirm |= IXGBE_FDIRM_L4P;
1738                 if (input_mask->formatted.dst_port ||
1739                     input_mask->formatted.src_port) {
1740                         DEBUGOUT(" Error on src/dst port mask\n");
1741                         return IXGBE_ERR_CONFIG;
1742                 }
1743         case IXGBE_ATR_L4TYPE_MASK:
1744                 break;
1745         default:
1746                 DEBUGOUT(" Error on flow type mask\n");
1747                 return IXGBE_ERR_CONFIG;
1748         }
1749
1750         switch (IXGBE_NTOHS(input_mask->formatted.vlan_id) & 0xEFFF) {
1751         case 0x0000:
1752                 /* mask VLAN ID */
1753                 fdirm |= IXGBE_FDIRM_VLANID;
1754                 /* fall through */
1755         case 0x0FFF:
1756                 /* mask VLAN priority */
1757                 fdirm |= IXGBE_FDIRM_VLANP;
1758                 break;
1759         case 0xE000:
1760                 /* mask VLAN ID only */
1761                 fdirm |= IXGBE_FDIRM_VLANID;
1762                 /* fall through */
1763         case 0xEFFF:
1764                 /* no VLAN fields masked */
1765                 break;
1766         default:
1767                 DEBUGOUT(" Error on VLAN mask\n");
1768                 return IXGBE_ERR_CONFIG;
1769         }
1770
1771         switch (input_mask->formatted.flex_bytes & 0xFFFF) {
1772         case 0x0000:
1773                 /* Mask Flex Bytes */
1774                 fdirm |= IXGBE_FDIRM_FLEX;
1775                 /* fall through */
1776         case 0xFFFF:
1777                 break;
1778         default:
1779                 DEBUGOUT(" Error on flexible byte mask\n");
1780                 return IXGBE_ERR_CONFIG;
1781         }
1782
1783         if (cloud_mode) {
1784                 fdirm |= IXGBE_FDIRM_L3P;
1785                 fdirip6m = ((u32) 0xFFFFU << IXGBE_FDIRIP6M_DIPM_SHIFT);
1786                 fdirip6m |= IXGBE_FDIRIP6M_ALWAYS_MASK;
1787
1788                 switch (input_mask->formatted.inner_mac[0] & 0xFF) {
1789                 case 0x00:
1790                         /* Mask inner MAC, fall through */
1791                         fdirip6m |= IXGBE_FDIRIP6M_INNER_MAC;
1792                 case 0xFF:
1793                         break;
1794                 default:
1795                         DEBUGOUT(" Error on inner_mac byte mask\n");
1796                         return IXGBE_ERR_CONFIG;
1797                 }
1798
1799                 switch (input_mask->formatted.tni_vni & 0xFFFFFFFF) {
1800                 case 0x0:
1801                         /* Mask vxlan id */
1802                         fdirip6m |= IXGBE_FDIRIP6M_TNI_VNI;
1803                         break;
1804                 case 0x00FFFFFF:
1805                         fdirip6m |= IXGBE_FDIRIP6M_TNI_VNI_24;
1806                         break;
1807                 case 0xFFFFFFFF:
1808                         break;
1809                 default:
1810                         DEBUGOUT(" Error on TNI/VNI byte mask\n");
1811                         return IXGBE_ERR_CONFIG;
1812                 }
1813
1814                 switch (input_mask->formatted.tunnel_type & 0xFFFF) {
1815                 case 0x0:
1816                         /* Mask turnnel type, fall through */
1817                         fdirip6m |= IXGBE_FDIRIP6M_TUNNEL_TYPE;
1818                 case 0xFFFF:
1819                         break;
1820                 default:
1821                         DEBUGOUT(" Error on tunnel type byte mask\n");
1822                         return IXGBE_ERR_CONFIG;
1823                 }
1824                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRIP6M, fdirip6m);
1825
1826                 /* Set all bits in FDIRTCPM, FDIRUDPM, FDIRSCTPM,
1827                  * FDIRSIP4M and FDIRDIP4M in cloud mode to allow
1828                  * L3/L3 packets to tunnel.
1829                  */
1830                 IXGBE_WRITE_REG(hw, IXGBE_FDIRTCPM, 0xFFFFFFFF);
1831                 IXGBE_WRITE_REG(hw, IXGBE_FDIRUDPM, 0xFFFFFFFF);
1832                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRDIP4M, 0xFFFFFFFF);
1833                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIP4M, 0xFFFFFFFF);
1834                 switch (hw->mac.type) {
1835                 case ixgbe_mac_X550:
1836                 case ixgbe_mac_X550EM_x:
1837                 case ixgbe_mac_X550EM_a:
1838                         IXGBE_WRITE_REG(hw, IXGBE_FDIRSCTPM, 0xFFFFFFFF);
1839                         break;
1840                 default:
1841                         break;
1842                 }
1843         }
1844
1845         /* Now mask VM pool and destination IPv6 - bits 5 and 2 */
1846         IXGBE_WRITE_REG(hw, IXGBE_FDIRM, fdirm);
1847
1848         if (!cloud_mode) {
1849                 /* store the TCP/UDP port masks, bit reversed from port
1850                  * layout */
1851                 fdirtcpm = ixgbe_get_fdirtcpm_82599(input_mask);
1852
1853                 /* write both the same so that UDP and TCP use the same mask */
1854                 IXGBE_WRITE_REG(hw, IXGBE_FDIRTCPM, ~fdirtcpm);
1855                 IXGBE_WRITE_REG(hw, IXGBE_FDIRUDPM, ~fdirtcpm);
1856                 /* also use it for SCTP */
1857                 switch (hw->mac.type) {
1858                 case ixgbe_mac_X550:
1859                 case ixgbe_mac_X550EM_x:
1860                 case ixgbe_mac_X550EM_a:
1861                         IXGBE_WRITE_REG(hw, IXGBE_FDIRSCTPM, ~fdirtcpm);
1862                         break;
1863                 default:
1864                         break;
1865                 }
1866
1867                 /* store source and destination IP masks (big-enian) */
1868                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIP4M,
1869                                      ~input_mask->formatted.src_ip[0]);
1870                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRDIP4M,
1871                                      ~input_mask->formatted.dst_ip[0]);
1872         }
1873         return IXGBE_SUCCESS;
1874 }
1875
1876 s32 ixgbe_fdir_write_perfect_filter_82599(struct ixgbe_hw *hw,
1877                                           union ixgbe_atr_input *input,
1878                                           u16 soft_id, u8 queue, bool cloud_mode)
1879 {
1880         u32 fdirport, fdirvlan, fdirhash, fdircmd;
1881         u32 addr_low, addr_high;
1882         u32 cloud_type = 0;
1883         s32 err;
1884         UNREFERENCED_1PARAMETER(cloud_mode);
1885
1886         DEBUGFUNC("ixgbe_fdir_write_perfect_filter_82599");
1887         if (!cloud_mode) {
1888                 /* currently IPv6 is not supported, must be programmed with 0 */
1889                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIPv6(0),
1890                                      input->formatted.src_ip[0]);
1891                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIPv6(1),
1892                                      input->formatted.src_ip[1]);
1893                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIPv6(2),
1894                                      input->formatted.src_ip[2]);
1895
1896                 /* record the source address (big-endian) */
1897                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRIPSA,
1898                         input->formatted.src_ip[0]);
1899
1900                 /* record the first 32 bits of the destination address
1901                  * (big-endian) */
1902                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRIPDA,
1903                         input->formatted.dst_ip[0]);
1904
1905                 /* record source and destination port (little-endian)*/
1906                 fdirport = IXGBE_NTOHS(input->formatted.dst_port);
1907                 fdirport <<= IXGBE_FDIRPORT_DESTINATION_SHIFT;
1908                 fdirport |= IXGBE_NTOHS(input->formatted.src_port);
1909                 IXGBE_WRITE_REG(hw, IXGBE_FDIRPORT, fdirport);
1910         }
1911
1912         /* record VLAN (little-endian) and flex_bytes(big-endian) */
1913         fdirvlan = IXGBE_STORE_AS_BE16(input->formatted.flex_bytes);
1914         fdirvlan <<= IXGBE_FDIRVLAN_FLEX_SHIFT;
1915         fdirvlan |= IXGBE_NTOHS(input->formatted.vlan_id);
1916         IXGBE_WRITE_REG(hw, IXGBE_FDIRVLAN, fdirvlan);
1917
1918         if (cloud_mode) {
1919                 if (input->formatted.tunnel_type != 0)
1920                         cloud_type = 0x80000000;
1921
1922                 addr_low = ((u32)input->formatted.inner_mac[0] |
1923                                 ((u32)input->formatted.inner_mac[1] << 8) |
1924                                 ((u32)input->formatted.inner_mac[2] << 16) |
1925                                 ((u32)input->formatted.inner_mac[3] << 24));
1926                 addr_high = ((u32)input->formatted.inner_mac[4] |
1927                                 ((u32)input->formatted.inner_mac[5] << 8));
1928                 cloud_type |= addr_high;
1929                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIPv6(0), addr_low);
1930                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIPv6(1), cloud_type);
1931                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIPv6(2), input->formatted.tni_vni);
1932         }
1933
1934         /* configure FDIRHASH register */
1935         fdirhash = input->formatted.bkt_hash;
1936         fdirhash |= soft_id << IXGBE_FDIRHASH_SIG_SW_INDEX_SHIFT;
1937         IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, fdirhash);
1938
1939         /*
1940          * flush all previous writes to make certain registers are
1941          * programmed prior to issuing the command
1942          */
1943         IXGBE_WRITE_FLUSH(hw);
1944
1945         /* configure FDIRCMD register */
1946         fdircmd = IXGBE_FDIRCMD_CMD_ADD_FLOW | IXGBE_FDIRCMD_FILTER_UPDATE |
1947                   IXGBE_FDIRCMD_LAST | IXGBE_FDIRCMD_QUEUE_EN;
1948         if (queue == IXGBE_FDIR_DROP_QUEUE)
1949                 fdircmd |= IXGBE_FDIRCMD_DROP;
1950         if (input->formatted.flow_type & IXGBE_ATR_L4TYPE_TUNNEL_MASK)
1951                 fdircmd |= IXGBE_FDIRCMD_TUNNEL_FILTER;
1952         fdircmd |= input->formatted.flow_type << IXGBE_FDIRCMD_FLOW_TYPE_SHIFT;
1953         fdircmd |= (u32)queue << IXGBE_FDIRCMD_RX_QUEUE_SHIFT;
1954         fdircmd |= (u32)input->formatted.vm_pool << IXGBE_FDIRCMD_VT_POOL_SHIFT;
1955
1956         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD, fdircmd);
1957         err = ixgbe_fdir_check_cmd_complete(hw, &fdircmd);
1958         if (err) {
1959                 DEBUGOUT("Flow Director command did not complete!\n");
1960                 return err;
1961         }
1962
1963         return IXGBE_SUCCESS;
1964 }
1965
1966 s32 ixgbe_fdir_erase_perfect_filter_82599(struct ixgbe_hw *hw,
1967                                           union ixgbe_atr_input *input,
1968                                           u16 soft_id)
1969 {
1970         u32 fdirhash;
1971         u32 fdircmd;
1972         s32 err;
1973
1974         /* configure FDIRHASH register */
1975         fdirhash = input->formatted.bkt_hash;
1976         fdirhash |= soft_id << IXGBE_FDIRHASH_SIG_SW_INDEX_SHIFT;
1977         IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, fdirhash);
1978
1979         /* flush hash to HW */
1980         IXGBE_WRITE_FLUSH(hw);
1981
1982         /* Query if filter is present */
1983         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD, IXGBE_FDIRCMD_CMD_QUERY_REM_FILT);
1984
1985         err = ixgbe_fdir_check_cmd_complete(hw, &fdircmd);
1986         if (err) {
1987                 DEBUGOUT("Flow Director command did not complete!\n");
1988                 return err;
1989         }
1990
1991         /* if filter exists in hardware then remove it */
1992         if (fdircmd & IXGBE_FDIRCMD_FILTER_VALID) {
1993                 IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, fdirhash);
1994                 IXGBE_WRITE_FLUSH(hw);
1995                 IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD,
1996                                 IXGBE_FDIRCMD_CMD_REMOVE_FLOW);
1997         }
1998
1999         return IXGBE_SUCCESS;
2000 }
2001
2002 /**
2003  *  ixgbe_fdir_add_perfect_filter_82599 - Adds a perfect filter
2004  *  @hw: pointer to hardware structure
2005  *  @input: input bitstream
2006  *  @input_mask: mask for the input bitstream
2007  *  @soft_id: software index for the filters
2008  *  @queue: queue index to direct traffic to
2009  *  @cloud_mode: unused
2010  *
2011  *  Note that the caller to this function must lock before calling, since the
2012  *  hardware writes must be protected from one another.
2013  **/
2014 s32 ixgbe_fdir_add_perfect_filter_82599(struct ixgbe_hw *hw,
2015                                         union ixgbe_atr_input *input,
2016                                         union ixgbe_atr_input *input_mask,
2017                                         u16 soft_id, u8 queue, bool cloud_mode)
2018 {
2019         s32 err = IXGBE_ERR_CONFIG;
2020         UNREFERENCED_1PARAMETER(cloud_mode);
2021
2022         DEBUGFUNC("ixgbe_fdir_add_perfect_filter_82599");
2023
2024         /*
2025          * Check flow_type formatting, and bail out before we touch the hardware
2026          * if there's a configuration issue
2027          */
2028         switch (input->formatted.flow_type) {
2029         case IXGBE_ATR_FLOW_TYPE_IPV4:
2030         case IXGBE_ATR_FLOW_TYPE_TUNNELED_IPV4:
2031                 input_mask->formatted.flow_type = IXGBE_ATR_L4TYPE_IPV6_MASK;
2032                 if (input->formatted.dst_port || input->formatted.src_port) {
2033                         DEBUGOUT(" Error on src/dst port\n");
2034                         return IXGBE_ERR_CONFIG;
2035                 }
2036                 break;
2037         case IXGBE_ATR_FLOW_TYPE_SCTPV4:
2038         case IXGBE_ATR_FLOW_TYPE_TUNNELED_SCTPV4:
2039                 if (input->formatted.dst_port || input->formatted.src_port) {
2040                         DEBUGOUT(" Error on src/dst port\n");
2041                         return IXGBE_ERR_CONFIG;
2042                 }
2043                 /* fall through */
2044         case IXGBE_ATR_FLOW_TYPE_TCPV4:
2045         case IXGBE_ATR_FLOW_TYPE_TUNNELED_TCPV4:
2046         case IXGBE_ATR_FLOW_TYPE_UDPV4:
2047         case IXGBE_ATR_FLOW_TYPE_TUNNELED_UDPV4:
2048                 input_mask->formatted.flow_type = IXGBE_ATR_L4TYPE_IPV6_MASK |
2049                                                   IXGBE_ATR_L4TYPE_MASK;
2050                 break;
2051         default:
2052                 DEBUGOUT(" Error on flow type input\n");
2053                 return err;
2054         }
2055
2056         /* program input mask into the HW */
2057         err = ixgbe_fdir_set_input_mask_82599(hw, input_mask, cloud_mode);
2058         if (err)
2059                 return err;
2060
2061         /* apply mask and compute/store hash */
2062         ixgbe_atr_compute_perfect_hash_82599(input, input_mask);
2063
2064         /* program filters to filter memory */
2065         return ixgbe_fdir_write_perfect_filter_82599(hw, input,
2066                                                      soft_id, queue, cloud_mode);
2067 }
2068
2069 /**
2070  *  ixgbe_read_analog_reg8_82599 - Reads 8 bit Omer analog register
2071  *  @hw: pointer to hardware structure
2072  *  @reg: analog register to read
2073  *  @val: read value
2074  *
2075  *  Performs read operation to Omer analog register specified.
2076  **/
2077 s32 ixgbe_read_analog_reg8_82599(struct ixgbe_hw *hw, u32 reg, u8 *val)
2078 {
2079         u32  core_ctl;
2080
2081         DEBUGFUNC("ixgbe_read_analog_reg8_82599");
2082
2083         IXGBE_WRITE_REG(hw, IXGBE_CORECTL, IXGBE_CORECTL_WRITE_CMD |
2084                         (reg << 8));
2085         IXGBE_WRITE_FLUSH(hw);
2086         usec_delay(10);
2087         core_ctl = IXGBE_READ_REG(hw, IXGBE_CORECTL);
2088         *val = (u8)core_ctl;
2089
2090         return IXGBE_SUCCESS;
2091 }
2092
2093 /**
2094  *  ixgbe_write_analog_reg8_82599 - Writes 8 bit Omer analog register
2095  *  @hw: pointer to hardware structure
2096  *  @reg: atlas register to write
2097  *  @val: value to write
2098  *
2099  *  Performs write operation to Omer analog register specified.
2100  **/
2101 s32 ixgbe_write_analog_reg8_82599(struct ixgbe_hw *hw, u32 reg, u8 val)
2102 {
2103         u32  core_ctl;
2104
2105         DEBUGFUNC("ixgbe_write_analog_reg8_82599");
2106
2107         core_ctl = (reg << 8) | val;
2108         IXGBE_WRITE_REG(hw, IXGBE_CORECTL, core_ctl);
2109         IXGBE_WRITE_FLUSH(hw);
2110         usec_delay(10);
2111
2112         return IXGBE_SUCCESS;
2113 }
2114
2115 /**
2116  *  ixgbe_start_hw_82599 - Prepare hardware for Tx/Rx
2117  *  @hw: pointer to hardware structure
2118  *
2119  *  Starts the hardware using the generic start_hw function
2120  *  and the generation start_hw function.
2121  *  Then performs revision-specific operations, if any.
2122  **/
2123 s32 ixgbe_start_hw_82599(struct ixgbe_hw *hw)
2124 {
2125         s32 ret_val = IXGBE_SUCCESS;
2126
2127         DEBUGFUNC("ixgbe_start_hw_82599");
2128
2129         ret_val = ixgbe_start_hw_generic(hw);
2130         if (ret_val != IXGBE_SUCCESS)
2131                 goto out;
2132
2133         ret_val = ixgbe_start_hw_gen2(hw);
2134         if (ret_val != IXGBE_SUCCESS)
2135                 goto out;
2136
2137         /* We need to run link autotry after the driver loads */
2138         hw->mac.autotry_restart = true;
2139
2140         if (ret_val == IXGBE_SUCCESS)
2141                 ret_val = ixgbe_verify_fw_version_82599(hw);
2142 out:
2143         return ret_val;
2144 }
2145
2146 /**
2147  *  ixgbe_identify_phy_82599 - Get physical layer module
2148  *  @hw: pointer to hardware structure
2149  *
2150  *  Determines the physical layer module found on the current adapter.
2151  *  If PHY already detected, maintains current PHY type in hw struct,
2152  *  otherwise executes the PHY detection routine.
2153  **/
2154 s32 ixgbe_identify_phy_82599(struct ixgbe_hw *hw)
2155 {
2156         s32 status;
2157
2158         DEBUGFUNC("ixgbe_identify_phy_82599");
2159
2160         /* Detect PHY if not unknown - returns success if already detected. */
2161         status = ixgbe_identify_phy_generic(hw);
2162         if (status != IXGBE_SUCCESS) {
2163                 /* 82599 10GBASE-T requires an external PHY */
2164                 if (hw->mac.ops.get_media_type(hw) == ixgbe_media_type_copper)
2165                         return status;
2166                 else
2167                         status = ixgbe_identify_module_generic(hw);
2168         }
2169
2170         /* Set PHY type none if no PHY detected */
2171         if (hw->phy.type == ixgbe_phy_unknown) {
2172                 hw->phy.type = ixgbe_phy_none;
2173                 return IXGBE_SUCCESS;
2174         }
2175
2176         /* Return error if SFP module has been detected but is not supported */
2177         if (hw->phy.type == ixgbe_phy_sfp_unsupported)
2178                 return IXGBE_ERR_SFP_NOT_SUPPORTED;
2179
2180         return status;
2181 }
2182
2183 /**
2184  *  ixgbe_get_supported_physical_layer_82599 - Returns physical layer type
2185  *  @hw: pointer to hardware structure
2186  *
2187  *  Determines physical layer capabilities of the current configuration.
2188  **/
2189 u64 ixgbe_get_supported_physical_layer_82599(struct ixgbe_hw *hw)
2190 {
2191         u64 physical_layer = IXGBE_PHYSICAL_LAYER_UNKNOWN;
2192         u32 autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC);
2193         u32 autoc2 = IXGBE_READ_REG(hw, IXGBE_AUTOC2);
2194         u32 pma_pmd_10g_serial = autoc2 & IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_MASK;
2195         u32 pma_pmd_10g_parallel = autoc & IXGBE_AUTOC_10G_PMA_PMD_MASK;
2196         u32 pma_pmd_1g = autoc & IXGBE_AUTOC_1G_PMA_PMD_MASK;
2197         u16 ext_ability = 0;
2198
2199         DEBUGFUNC("ixgbe_get_support_physical_layer_82599");
2200
2201         hw->phy.ops.identify(hw);
2202
2203         switch (hw->phy.type) {
2204         case ixgbe_phy_tn:
2205         case ixgbe_phy_cu_unknown:
2206                 hw->phy.ops.read_reg(hw, IXGBE_MDIO_PHY_EXT_ABILITY,
2207                 IXGBE_MDIO_PMA_PMD_DEV_TYPE, &ext_ability);
2208                 if (ext_ability & IXGBE_MDIO_PHY_10GBASET_ABILITY)
2209                         physical_layer |= IXGBE_PHYSICAL_LAYER_10GBASE_T;
2210                 if (ext_ability & IXGBE_MDIO_PHY_1000BASET_ABILITY)
2211                         physical_layer |= IXGBE_PHYSICAL_LAYER_1000BASE_T;
2212                 if (ext_ability & IXGBE_MDIO_PHY_100BASETX_ABILITY)
2213                         physical_layer |= IXGBE_PHYSICAL_LAYER_100BASE_TX;
2214                 goto out;
2215         default:
2216                 break;
2217         }
2218
2219         switch (autoc & IXGBE_AUTOC_LMS_MASK) {
2220         case IXGBE_AUTOC_LMS_1G_AN:
2221         case IXGBE_AUTOC_LMS_1G_LINK_NO_AN:
2222                 if (pma_pmd_1g == IXGBE_AUTOC_1G_KX_BX) {
2223                         physical_layer = IXGBE_PHYSICAL_LAYER_1000BASE_KX |
2224                             IXGBE_PHYSICAL_LAYER_1000BASE_BX;
2225                         goto out;
2226                 } else
2227                         /* SFI mode so read SFP module */
2228                         goto sfp_check;
2229                 break;
2230         case IXGBE_AUTOC_LMS_10G_LINK_NO_AN:
2231                 if (pma_pmd_10g_parallel == IXGBE_AUTOC_10G_CX4)
2232                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_CX4;
2233                 else if (pma_pmd_10g_parallel == IXGBE_AUTOC_10G_KX4)
2234                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_KX4;
2235                 else if (pma_pmd_10g_parallel == IXGBE_AUTOC_10G_XAUI)
2236                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_XAUI;
2237                 goto out;
2238                 break;
2239         case IXGBE_AUTOC_LMS_10G_SERIAL:
2240                 if (pma_pmd_10g_serial == IXGBE_AUTOC2_10G_KR) {
2241                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_KR;
2242                         goto out;
2243                 } else if (pma_pmd_10g_serial == IXGBE_AUTOC2_10G_SFI)
2244                         goto sfp_check;
2245                 break;
2246         case IXGBE_AUTOC_LMS_KX4_KX_KR:
2247         case IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN:
2248                 if (autoc & IXGBE_AUTOC_KX_SUPP)
2249                         physical_layer |= IXGBE_PHYSICAL_LAYER_1000BASE_KX;
2250                 if (autoc & IXGBE_AUTOC_KX4_SUPP)
2251                         physical_layer |= IXGBE_PHYSICAL_LAYER_10GBASE_KX4;
2252                 if (autoc & IXGBE_AUTOC_KR_SUPP)
2253                         physical_layer |= IXGBE_PHYSICAL_LAYER_10GBASE_KR;
2254                 goto out;
2255                 break;
2256         default:
2257                 goto out;
2258                 break;
2259         }
2260
2261 sfp_check:
2262         /* SFP check must be done last since DA modules are sometimes used to
2263          * test KR mode -  we need to id KR mode correctly before SFP module.
2264          * Call identify_sfp because the pluggable module may have changed */
2265         physical_layer = ixgbe_get_supported_phy_sfp_layer_generic(hw);
2266 out:
2267         return physical_layer;
2268 }
2269
2270 /**
2271  *  ixgbe_enable_rx_dma_82599 - Enable the Rx DMA unit on 82599
2272  *  @hw: pointer to hardware structure
2273  *  @regval: register value to write to RXCTRL
2274  *
2275  *  Enables the Rx DMA unit for 82599
2276  **/
2277 s32 ixgbe_enable_rx_dma_82599(struct ixgbe_hw *hw, u32 regval)
2278 {
2279
2280         DEBUGFUNC("ixgbe_enable_rx_dma_82599");
2281
2282         /*
2283          * Workaround for 82599 silicon errata when enabling the Rx datapath.
2284          * If traffic is incoming before we enable the Rx unit, it could hang
2285          * the Rx DMA unit.  Therefore, make sure the security engine is
2286          * completely disabled prior to enabling the Rx unit.
2287          */
2288
2289         hw->mac.ops.disable_sec_rx_path(hw);
2290
2291         if (regval & IXGBE_RXCTRL_RXEN)
2292                 ixgbe_enable_rx(hw);
2293         else
2294                 ixgbe_disable_rx(hw);
2295
2296         hw->mac.ops.enable_sec_rx_path(hw);
2297
2298         return IXGBE_SUCCESS;
2299 }
2300
2301 /**
2302  *  ixgbe_verify_fw_version_82599 - verify FW version for 82599
2303  *  @hw: pointer to hardware structure
2304  *
2305  *  Verifies that installed the firmware version is 0.6 or higher
2306  *  for SFI devices. All 82599 SFI devices should have version 0.6 or higher.
2307  *
2308  *  Returns IXGBE_ERR_EEPROM_VERSION if the FW is not present or
2309  *  if the FW version is not supported.
2310  **/
2311 STATIC s32 ixgbe_verify_fw_version_82599(struct ixgbe_hw *hw)
2312 {
2313         s32 status = IXGBE_ERR_EEPROM_VERSION;
2314         u16 fw_offset, fw_ptp_cfg_offset;
2315         u16 fw_version;
2316
2317         DEBUGFUNC("ixgbe_verify_fw_version_82599");
2318
2319         /* firmware check is only necessary for SFI devices */
2320         if (hw->phy.media_type != ixgbe_media_type_fiber) {
2321                 status = IXGBE_SUCCESS;
2322                 goto fw_version_out;
2323         }
2324
2325         /* get the offset to the Firmware Module block */
2326         if (hw->eeprom.ops.read(hw, IXGBE_FW_PTR, &fw_offset)) {
2327                 ERROR_REPORT2(IXGBE_ERROR_INVALID_STATE,
2328                               "eeprom read at offset %d failed", IXGBE_FW_PTR);
2329                 return IXGBE_ERR_EEPROM_VERSION;
2330         }
2331
2332         if ((fw_offset == 0) || (fw_offset == 0xFFFF))
2333                 goto fw_version_out;
2334
2335         /* get the offset to the Pass Through Patch Configuration block */
2336         if (hw->eeprom.ops.read(hw, (fw_offset +
2337                                  IXGBE_FW_PASSTHROUGH_PATCH_CONFIG_PTR),
2338                                  &fw_ptp_cfg_offset)) {
2339                 ERROR_REPORT2(IXGBE_ERROR_INVALID_STATE,
2340                               "eeprom read at offset %d failed",
2341                               fw_offset +
2342                               IXGBE_FW_PASSTHROUGH_PATCH_CONFIG_PTR);
2343                 return IXGBE_ERR_EEPROM_VERSION;
2344         }
2345
2346         if ((fw_ptp_cfg_offset == 0) || (fw_ptp_cfg_offset == 0xFFFF))
2347                 goto fw_version_out;
2348
2349         /* get the firmware version */
2350         if (hw->eeprom.ops.read(hw, (fw_ptp_cfg_offset +
2351                             IXGBE_FW_PATCH_VERSION_4), &fw_version)) {
2352                 ERROR_REPORT2(IXGBE_ERROR_INVALID_STATE,
2353                               "eeprom read at offset %d failed",
2354                               fw_ptp_cfg_offset + IXGBE_FW_PATCH_VERSION_4);
2355                 return IXGBE_ERR_EEPROM_VERSION;
2356         }
2357
2358         if (fw_version > 0x5)
2359                 status = IXGBE_SUCCESS;
2360
2361 fw_version_out:
2362         return status;
2363 }
2364
2365 /**
2366  *  ixgbe_verify_lesm_fw_enabled_82599 - Checks LESM FW module state.
2367  *  @hw: pointer to hardware structure
2368  *
2369  *  Returns true if the LESM FW module is present and enabled. Otherwise
2370  *  returns false. Smart Speed must be disabled if LESM FW module is enabled.
2371  **/
2372 bool ixgbe_verify_lesm_fw_enabled_82599(struct ixgbe_hw *hw)
2373 {
2374         bool lesm_enabled = false;
2375         u16 fw_offset, fw_lesm_param_offset, fw_lesm_state;
2376         s32 status;
2377
2378         DEBUGFUNC("ixgbe_verify_lesm_fw_enabled_82599");
2379
2380         /* get the offset to the Firmware Module block */
2381         status = hw->eeprom.ops.read(hw, IXGBE_FW_PTR, &fw_offset);
2382
2383         if ((status != IXGBE_SUCCESS) ||
2384             (fw_offset == 0) || (fw_offset == 0xFFFF))
2385                 goto out;
2386
2387         /* get the offset to the LESM Parameters block */
2388         status = hw->eeprom.ops.read(hw, (fw_offset +
2389                                      IXGBE_FW_LESM_PARAMETERS_PTR),
2390                                      &fw_lesm_param_offset);
2391
2392         if ((status != IXGBE_SUCCESS) ||
2393             (fw_lesm_param_offset == 0) || (fw_lesm_param_offset == 0xFFFF))
2394                 goto out;
2395
2396         /* get the LESM state word */
2397         status = hw->eeprom.ops.read(hw, (fw_lesm_param_offset +
2398                                      IXGBE_FW_LESM_STATE_1),
2399                                      &fw_lesm_state);
2400
2401         if ((status == IXGBE_SUCCESS) &&
2402             (fw_lesm_state & IXGBE_FW_LESM_STATE_ENABLED))
2403                 lesm_enabled = true;
2404
2405 out:
2406         return lesm_enabled;
2407 }
2408
2409 /**
2410  *  ixgbe_read_eeprom_buffer_82599 - Read EEPROM word(s) using
2411  *  fastest available method
2412  *
2413  *  @hw: pointer to hardware structure
2414  *  @offset: offset of  word in EEPROM to read
2415  *  @words: number of words
2416  *  @data: word(s) read from the EEPROM
2417  *
2418  *  Retrieves 16 bit word(s) read from EEPROM
2419  **/
2420 STATIC s32 ixgbe_read_eeprom_buffer_82599(struct ixgbe_hw *hw, u16 offset,
2421                                           u16 words, u16 *data)
2422 {
2423         struct ixgbe_eeprom_info *eeprom = &hw->eeprom;
2424         s32 ret_val = IXGBE_ERR_CONFIG;
2425
2426         DEBUGFUNC("ixgbe_read_eeprom_buffer_82599");
2427
2428         /*
2429          * If EEPROM is detected and can be addressed using 14 bits,
2430          * use EERD otherwise use bit bang
2431          */
2432         if ((eeprom->type == ixgbe_eeprom_spi) &&
2433             (offset + (words - 1) <= IXGBE_EERD_MAX_ADDR))
2434                 ret_val = ixgbe_read_eerd_buffer_generic(hw, offset, words,
2435                                                          data);
2436         else
2437                 ret_val = ixgbe_read_eeprom_buffer_bit_bang_generic(hw, offset,
2438                                                                     words,
2439                                                                     data);
2440
2441         return ret_val;
2442 }
2443
2444 /**
2445  *  ixgbe_read_eeprom_82599 - Read EEPROM word using
2446  *  fastest available method
2447  *
2448  *  @hw: pointer to hardware structure
2449  *  @offset: offset of  word in the EEPROM to read
2450  *  @data: word read from the EEPROM
2451  *
2452  *  Reads a 16 bit word from the EEPROM
2453  **/
2454 STATIC s32 ixgbe_read_eeprom_82599(struct ixgbe_hw *hw,
2455                                    u16 offset, u16 *data)
2456 {
2457         struct ixgbe_eeprom_info *eeprom = &hw->eeprom;
2458         s32 ret_val = IXGBE_ERR_CONFIG;
2459
2460         DEBUGFUNC("ixgbe_read_eeprom_82599");
2461
2462         /*
2463          * If EEPROM is detected and can be addressed using 14 bits,
2464          * use EERD otherwise use bit bang
2465          */
2466         if ((eeprom->type == ixgbe_eeprom_spi) &&
2467             (offset <= IXGBE_EERD_MAX_ADDR))
2468                 ret_val = ixgbe_read_eerd_generic(hw, offset, data);
2469         else
2470                 ret_val = ixgbe_read_eeprom_bit_bang_generic(hw, offset, data);
2471
2472         return ret_val;
2473 }
2474
2475 /**
2476  * ixgbe_reset_pipeline_82599 - perform pipeline reset
2477  *
2478  *  @hw: pointer to hardware structure
2479  *
2480  * Reset pipeline by asserting Restart_AN together with LMS change to ensure
2481  * full pipeline reset.  This function assumes the SW/FW lock is held.
2482  **/
2483 s32 ixgbe_reset_pipeline_82599(struct ixgbe_hw *hw)
2484 {
2485         s32 ret_val;
2486         u32 anlp1_reg = 0;
2487         u32 i, autoc_reg, autoc2_reg;
2488
2489         /* Enable link if disabled in NVM */
2490         autoc2_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC2);
2491         if (autoc2_reg & IXGBE_AUTOC2_LINK_DISABLE_MASK) {
2492                 autoc2_reg &= ~IXGBE_AUTOC2_LINK_DISABLE_MASK;
2493                 IXGBE_WRITE_REG(hw, IXGBE_AUTOC2, autoc2_reg);
2494                 IXGBE_WRITE_FLUSH(hw);
2495         }
2496
2497         autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
2498         autoc_reg |= IXGBE_AUTOC_AN_RESTART;
2499         /* Write AUTOC register with toggled LMS[2] bit and Restart_AN */
2500         IXGBE_WRITE_REG(hw, IXGBE_AUTOC,
2501                         autoc_reg ^ (0x4 << IXGBE_AUTOC_LMS_SHIFT));
2502         /* Wait for AN to leave state 0 */
2503         for (i = 0; i < 10; i++) {
2504                 msec_delay(4);
2505                 anlp1_reg = IXGBE_READ_REG(hw, IXGBE_ANLP1);
2506                 if (anlp1_reg & IXGBE_ANLP1_AN_STATE_MASK)
2507                         break;
2508         }
2509
2510         if (!(anlp1_reg & IXGBE_ANLP1_AN_STATE_MASK)) {
2511                 DEBUGOUT("auto negotiation not completed\n");
2512                 ret_val = IXGBE_ERR_RESET_FAILED;
2513                 goto reset_pipeline_out;
2514         }
2515
2516         ret_val = IXGBE_SUCCESS;
2517
2518 reset_pipeline_out:
2519         /* Write AUTOC register with original LMS field and Restart_AN */
2520         IXGBE_WRITE_REG(hw, IXGBE_AUTOC, autoc_reg);
2521         IXGBE_WRITE_FLUSH(hw);
2522
2523         return ret_val;
2524 }
2525
2526 /**
2527  *  ixgbe_read_i2c_byte_82599 - Reads 8 bit word over I2C
2528  *  @hw: pointer to hardware structure
2529  *  @byte_offset: byte offset to read
2530  *  @dev_addr: address to read from
2531  *  @data: value read
2532  *
2533  *  Performs byte read operation to SFP module's EEPROM over I2C interface at
2534  *  a specified device address.
2535  **/
2536 STATIC s32 ixgbe_read_i2c_byte_82599(struct ixgbe_hw *hw, u8 byte_offset,
2537                                 u8 dev_addr, u8 *data)
2538 {
2539         u32 esdp;
2540         s32 status;
2541         s32 timeout = 200;
2542
2543         DEBUGFUNC("ixgbe_read_i2c_byte_82599");
2544
2545         if (hw->phy.qsfp_shared_i2c_bus == TRUE) {
2546                 /* Acquire I2C bus ownership. */
2547                 esdp = IXGBE_READ_REG(hw, IXGBE_ESDP);
2548                 esdp |= IXGBE_ESDP_SDP0;
2549                 IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp);
2550                 IXGBE_WRITE_FLUSH(hw);
2551
2552                 while (timeout) {
2553                         esdp = IXGBE_READ_REG(hw, IXGBE_ESDP);
2554                         if (esdp & IXGBE_ESDP_SDP1)
2555                                 break;
2556
2557                         msec_delay(5);
2558                         timeout--;
2559                 }
2560
2561                 if (!timeout) {
2562                         DEBUGOUT("Driver can't access resource,"
2563                                  " acquiring I2C bus timeout.\n");
2564                         status = IXGBE_ERR_I2C;
2565                         goto release_i2c_access;
2566                 }
2567         }
2568
2569         status = ixgbe_read_i2c_byte_generic(hw, byte_offset, dev_addr, data);
2570
2571 release_i2c_access:
2572
2573         if (hw->phy.qsfp_shared_i2c_bus == TRUE) {
2574                 /* Release I2C bus ownership. */
2575                 esdp = IXGBE_READ_REG(hw, IXGBE_ESDP);
2576                 esdp &= ~IXGBE_ESDP_SDP0;
2577                 IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp);
2578                 IXGBE_WRITE_FLUSH(hw);
2579         }
2580
2581         return status;
2582 }
2583
2584 /**
2585  *  ixgbe_write_i2c_byte_82599 - Writes 8 bit word over I2C
2586  *  @hw: pointer to hardware structure
2587  *  @byte_offset: byte offset to write
2588  *  @dev_addr: address to read from
2589  *  @data: value to write
2590  *
2591  *  Performs byte write operation to SFP module's EEPROM over I2C interface at
2592  *  a specified device address.
2593  **/
2594 STATIC s32 ixgbe_write_i2c_byte_82599(struct ixgbe_hw *hw, u8 byte_offset,
2595                                  u8 dev_addr, u8 data)
2596 {
2597         u32 esdp;
2598         s32 status;
2599         s32 timeout = 200;
2600
2601         DEBUGFUNC("ixgbe_write_i2c_byte_82599");
2602
2603         if (hw->phy.qsfp_shared_i2c_bus == TRUE) {
2604                 /* Acquire I2C bus ownership. */
2605                 esdp = IXGBE_READ_REG(hw, IXGBE_ESDP);
2606                 esdp |= IXGBE_ESDP_SDP0;
2607                 IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp);
2608                 IXGBE_WRITE_FLUSH(hw);
2609
2610                 while (timeout) {
2611                         esdp = IXGBE_READ_REG(hw, IXGBE_ESDP);
2612                         if (esdp & IXGBE_ESDP_SDP1)
2613                                 break;
2614
2615                         msec_delay(5);
2616                         timeout--;
2617                 }
2618
2619                 if (!timeout) {
2620                         DEBUGOUT("Driver can't access resource,"
2621                                  " acquiring I2C bus timeout.\n");
2622                         status = IXGBE_ERR_I2C;
2623                         goto release_i2c_access;
2624                 }
2625         }
2626
2627         status = ixgbe_write_i2c_byte_generic(hw, byte_offset, dev_addr, data);
2628
2629 release_i2c_access:
2630
2631         if (hw->phy.qsfp_shared_i2c_bus == TRUE) {
2632                 /* Release I2C bus ownership. */
2633                 esdp = IXGBE_READ_REG(hw, IXGBE_ESDP);
2634                 esdp &= ~IXGBE_ESDP_SDP0;
2635                 IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp);
2636                 IXGBE_WRITE_FLUSH(hw);
2637         }
2638
2639         return status;
2640 }