drivers/net/ixgbe/ixgbe_rxtx.h

   1 /*-
   2  *   BSD LICENSE
   3  *
   4  *   Copyright(c) 2010-2014 Intel Corporation. All rights reserved.
   5  *   All rights reserved.
   6  *
   7  *   Redistribution and use in source and binary forms, with or without
   8  *   modification, are permitted provided that the following conditions
   9  *   are met:
  10  *
  11  *     * Redistributions of source code must retain the above copyright
  12  *       notice, this list of conditions and the following disclaimer.
  13  *     * Redistributions in binary form must reproduce the above copyright
  14  *       notice, this list of conditions and the following disclaimer in
  15  *       the documentation and/or other materials provided with the
  16  *       distribution.
  17  *     * Neither the name of Intel Corporation nor the names of its
  18  *       contributors may be used to endorse or promote products derived
  19  *       from this software without specific prior written permission.
  20  *
  21  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  22  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  23  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  24  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  25  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  26  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  27  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  28  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  29  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  30  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  31  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #ifndef _IXGBE_RXTX_H_
  35 #define _IXGBE_RXTX_H_
  36
  37 /*
  38  * Rings setup and release.
  39  *
  40  * TDBA/RDBA should be aligned on 16 byte boundary. But TDLEN/RDLEN should be
  41  * multiple of 128 bytes. So we align TDBA/RDBA on 128 byte boundary. This will
  42  * also optimize cache line size effect. H/W supports up to cache line size 128.
  43  */
  44 #define IXGBE_ALIGN     128
  45
  46 #define IXGBE_RXD_ALIGN (IXGBE_ALIGN / sizeof(union ixgbe_adv_rx_desc))
  47 #define IXGBE_TXD_ALIGN (IXGBE_ALIGN / sizeof(union ixgbe_adv_tx_desc))
  48
  49 /*
  50  * Maximum number of Ring Descriptors.
  51  *
  52  * Since RDLEN/TDLEN should be multiple of 128 bytes, the number of ring
  53  * descriptors should meet the following condition:
  54  *      (num_ring_desc * sizeof(rx/tx descriptor)) % 128 == 0
  55  */
  56 #define IXGBE_MIN_RING_DESC     32
  57 #define IXGBE_MAX_RING_DESC     4096
  58
  59 #define RTE_PMD_IXGBE_TX_MAX_BURST 32
  60 #define RTE_PMD_IXGBE_RX_MAX_BURST 32
  61 #define RTE_IXGBE_TX_MAX_FREE_BUF_SZ 64
  62
  63 #define RTE_IXGBE_DESCS_PER_LOOP    4
  64
  65 #ifdef RTE_IXGBE_INC_VECTOR
  66 #define RTE_IXGBE_RXQ_REARM_THRESH      32
  67 #define RTE_IXGBE_MAX_RX_BURST          RTE_IXGBE_RXQ_REARM_THRESH
  68 #endif
  69
  70 #define RX_RING_SZ ((IXGBE_MAX_RING_DESC + RTE_PMD_IXGBE_RX_MAX_BURST) * \
  71                     sizeof(union ixgbe_adv_rx_desc))
  72
  73 #ifdef RTE_PMD_PACKET_PREFETCH
  74 #define rte_packet_prefetch(p)  rte_prefetch1(p)
  75 #else
  76 #define rte_packet_prefetch(p)  do {} while(0)
  77 #endif
  78
  79 #define RTE_IXGBE_REGISTER_POLL_WAIT_10_MS  10
  80 #define RTE_IXGBE_WAIT_100_US               100
  81 #define RTE_IXGBE_VMTXSW_REGISTER_COUNT     2
  82
  83 #define IXGBE_TX_MAX_SEG                    40
  84
  85 #define IXGBE_PACKET_TYPE_MASK_82599        0X7F
  86 #define IXGBE_PACKET_TYPE_MASK_X550         0X10FF
  87 #define IXGBE_PACKET_TYPE_MASK_TUNNEL       0XFF
  88 #define IXGBE_PACKET_TYPE_TUNNEL_BIT        0X1000
  89
  90 #define IXGBE_PACKET_TYPE_MAX               0X80
  91 #define IXGBE_PACKET_TYPE_TN_MAX            0X100
  92 #define IXGBE_PACKET_TYPE_SHIFT             0X04
  93
  94 /**
  95  * Structure associated with each descriptor of the RX ring of a RX queue.
  96  */
  97 struct ixgbe_rx_entry {
  98         struct rte_mbuf *mbuf; /**< mbuf associated with RX descriptor. */
  99 };
 100
 101 struct ixgbe_scattered_rx_entry {
 102         struct rte_mbuf *fbuf; /**< First segment of the fragmented packet. */
 103 };
 104
 105 /**
 106  * Structure associated with each descriptor of the TX ring of a TX queue.
 107  */
 108 struct ixgbe_tx_entry {
 109         struct rte_mbuf *mbuf; /**< mbuf associated with TX desc, if any. */
 110         uint16_t next_id; /**< Index of next descriptor in ring. */
 111         uint16_t last_id; /**< Index of last scattered descriptor. */
 112 };
 113
 114 /**
 115  * Structure associated with each descriptor of the TX ring of a TX queue.
 116  */
 117 struct ixgbe_tx_entry_v {
 118         struct rte_mbuf *mbuf; /**< mbuf associated with TX desc, if any. */
 119 };
 120
 121 /**
 122  * Structure associated with each RX queue.
 123  */
 124 struct ixgbe_rx_queue {
 125         struct rte_mempool  *mb_pool; /**< mbuf pool to populate RX ring. */
 126         volatile union ixgbe_adv_rx_desc *rx_ring; /**< RX ring virtual address. */
 127         uint64_t            rx_ring_phys_addr; /**< RX ring DMA address. */
 128         volatile uint32_t   *rdt_reg_addr; /**< RDT register address. */
 129         volatile uint32_t   *rdh_reg_addr; /**< RDH register address. */
 130         struct ixgbe_rx_entry *sw_ring; /**< address of RX software ring. */
 131         struct ixgbe_scattered_rx_entry *sw_sc_ring; /**< address of scattered Rx software ring. */
 132         struct rte_mbuf *pkt_first_seg; /**< First segment of current packet. */
 133         struct rte_mbuf *pkt_last_seg; /**< Last segment of current packet. */
 134         uint64_t            mbuf_initializer; /**< value to init mbufs */
 135         uint16_t            nb_rx_desc; /**< number of RX descriptors. */
 136         uint16_t            rx_tail;  /**< current value of RDT register. */
 137         uint16_t            nb_rx_hold; /**< number of held free RX desc. */
 138         uint16_t rx_nb_avail; /**< nr of staged pkts ready to ret to app */
 139         uint16_t rx_next_avail; /**< idx of next staged pkt to ret to app */
 140         uint16_t rx_free_trigger; /**< triggers rx buffer allocation */
 141         uint8_t            rx_using_sse;
 142         /**< indicates that vector RX is in use */
 143 #ifdef RTE_LIBRTE_SECURITY
 144         uint8_t            using_ipsec;
 145         /**< indicates that IPsec RX feature is in use */
 146 #endif
 147 #ifdef RTE_IXGBE_INC_VECTOR
 148         uint16_t            rxrearm_nb;     /**< number of remaining to be re-armed */
 149         uint16_t            rxrearm_start;  /**< the idx we start the re-arming from */
 150 #endif
 151         uint16_t            rx_free_thresh; /**< max free RX desc to hold. */
 152         uint16_t            queue_id; /**< RX queue index. */
 153         uint16_t            reg_idx;  /**< RX queue register index. */
 154         uint16_t            pkt_type_mask;  /**< Packet type mask for different NICs. */
 155         uint16_t            port_id;  /**< Device port identifier. */
 156         uint8_t             crc_len;  /**< 0 if CRC stripped, 4 otherwise. */
 157         uint8_t             drop_en;  /**< If not 0, set SRRCTL.Drop_En. */
 158         uint8_t             rx_deferred_start; /**< not in global dev start. */
 159         /** flags to set in mbuf when a vlan is detected. */
 160         uint64_t            vlan_flags;
 161         /** need to alloc dummy mbuf, for wraparound when scanning hw ring */
 162         struct rte_mbuf fake_mbuf;
 163         /** hold packets to return to application */
 164         struct rte_mbuf *rx_stage[RTE_PMD_IXGBE_RX_MAX_BURST*2];
 165 };
 166
 167 /**
 168  * IXGBE CTX Constants
 169  */
 170 enum ixgbe_advctx_num {
 171         IXGBE_CTX_0    = 0, /**< CTX0 */
 172         IXGBE_CTX_1    = 1, /**< CTX1  */
 173         IXGBE_CTX_NUM  = 2, /**< CTX NUMBER  */
 174 };
 175
 176 /** Offload features */
 177 union ixgbe_tx_offload {
 178         uint64_t data[2];
 179         struct {
 180                 uint64_t l2_len:7; /**< L2 (MAC) Header Length. */
 181                 uint64_t l3_len:9; /**< L3 (IP) Header Length. */
 182                 uint64_t l4_len:8; /**< L4 (TCP/UDP) Header Length. */
 183                 uint64_t tso_segsz:16; /**< TCP TSO segment size */
 184                 uint64_t vlan_tci:16;
 185                 /**< VLAN Tag Control Identifier (CPU order). */
 186
 187                 /* fields for TX offloading of tunnels */
 188                 uint64_t outer_l3_len:8; /**< Outer L3 (IP) Hdr Length. */
 189                 uint64_t outer_l2_len:8; /**< Outer L2 (MAC) Hdr Length. */
 190 #ifdef RTE_LIBRTE_SECURITY
 191                 /* inline ipsec related*/
 192                 uint64_t sa_idx:8;      /**< TX SA database entry index */
 193                 uint64_t sec_pad_len:4; /**< padding length */
 194 #endif
 195         };
 196 };
 197
 198 /*
 199  * Compare mask for vlan_macip_len.data,
 200  * should be in sync with ixgbe_vlan_macip.f layout.
 201  * */
 202 #define TX_VLAN_CMP_MASK        0xFFFF0000  /**< VLAN length - 16-bits. */
 203 #define TX_MAC_LEN_CMP_MASK     0x0000FE00  /**< MAC length - 7-bits. */
 204 #define TX_IP_LEN_CMP_MASK      0x000001FF  /**< IP  length - 9-bits. */
 205 /** MAC+IP  length. */
 206 #define TX_MACIP_LEN_CMP_MASK   (TX_MAC_LEN_CMP_MASK | TX_IP_LEN_CMP_MASK)
 207
 208 /**
 209  * Structure to check if new context need be built
 210  */
 211
 212 struct ixgbe_advctx_info {
 213         uint64_t flags;           /**< ol_flags for context build. */
 214         /**< tx offload: vlan, tso, l2-l3-l4 lengths. */
 215         union ixgbe_tx_offload tx_offload;
 216         /** compare mask for tx offload. */
 217         union ixgbe_tx_offload tx_offload_mask;
 218 };
 219
 220 /**
 221  * Structure associated with each TX queue.
 222  */
 223 struct ixgbe_tx_queue {
 224         /** TX ring virtual address. */
 225         volatile union ixgbe_adv_tx_desc *tx_ring;
 226         uint64_t            tx_ring_phys_addr; /**< TX ring DMA address. */
 227         union {
 228                 struct ixgbe_tx_entry *sw_ring; /**< address of SW ring for scalar PMD. */
 229                 struct ixgbe_tx_entry_v *sw_ring_v; /**< address of SW ring for vector PMD */
 230         };
 231         volatile uint32_t   *tdt_reg_addr; /**< Address of TDT register. */
 232         uint16_t            nb_tx_desc;    /**< number of TX descriptors. */
 233         uint16_t            tx_tail;       /**< current value of TDT reg. */
 234         /**< Start freeing TX buffers if there are less free descriptors than
 235              this value. */
 236         uint16_t            tx_free_thresh;
 237         /** Number of TX descriptors to use before RS bit is set. */
 238         uint16_t            tx_rs_thresh;
 239         /** Number of TX descriptors used since RS bit was set. */
 240         uint16_t            nb_tx_used;
 241         /** Index to last TX descriptor to have been cleaned. */
 242         uint16_t            last_desc_cleaned;
 243         /** Total number of TX descriptors ready to be allocated. */
 244         uint16_t            nb_tx_free;
 245         uint16_t tx_next_dd; /**< next desc to scan for DD bit */
 246         uint16_t tx_next_rs; /**< next desc to set RS bit */
 247         uint16_t            queue_id;      /**< TX queue index. */
 248         uint16_t            reg_idx;       /**< TX queue register index. */
 249         uint16_t            port_id;       /**< Device port identifier. */
 250         uint8_t             pthresh;       /**< Prefetch threshold register. */
 251         uint8_t             hthresh;       /**< Host threshold register. */
 252         uint8_t             wthresh;       /**< Write-back threshold reg. */
 253         uint32_t txq_flags; /**< Holds flags for this TXq */
 254         uint32_t            ctx_curr;      /**< Hardware context states. */
 255         /** Hardware context0 history. */
 256         struct ixgbe_advctx_info ctx_cache[IXGBE_CTX_NUM];
 257         const struct ixgbe_txq_ops *ops;       /**< txq ops */
 258         uint8_t             tx_deferred_start; /**< not in global dev start. */
 259 #ifdef RTE_LIBRTE_SECURITY
 260         uint8_t             using_ipsec;
 261         /**< indicates that IPsec TX feature is in use */
 262 #endif
 263 };
 264
 265 struct ixgbe_txq_ops {
 266         void (*release_mbufs)(struct ixgbe_tx_queue *txq);
 267         void (*free_swring)(struct ixgbe_tx_queue *txq);
 268         void (*reset)(struct ixgbe_tx_queue *txq);
 269 };
 270
 271 /*
 272  * The "simple" TX queue functions require that the following
 273  * flags are set when the TX queue is configured:
 274  *  - ETH_TXQ_FLAGS_NOMULTSEGS
 275  *  - ETH_TXQ_FLAGS_NOVLANOFFL
 276  *  - ETH_TXQ_FLAGS_NOXSUMSCTP
 277  *  - ETH_TXQ_FLAGS_NOXSUMUDP
 278  *  - ETH_TXQ_FLAGS_NOXSUMTCP
 279  * and that the RS bit threshold (tx_rs_thresh) is at least equal to
 280  * RTE_PMD_IXGBE_TX_MAX_BURST.
 281  */
 282 #define IXGBE_SIMPLE_FLAGS ((uint32_t)ETH_TXQ_FLAGS_NOMULTSEGS | \
 283                             ETH_TXQ_FLAGS_NOOFFLOADS)
 284
 285 /*
 286  * Populate descriptors with the following info:
 287  * 1.) buffer_addr = phys_addr + headroom
 288  * 2.) cmd_type_len = DCMD_DTYP_FLAGS | pkt_len
 289  * 3.) olinfo_status = pkt_len << PAYLEN_SHIFT
 290  */
 291
 292 /* Defines for Tx descriptor */
 293 #define DCMD_DTYP_FLAGS (IXGBE_ADVTXD_DTYP_DATA |\
 294                          IXGBE_ADVTXD_DCMD_IFCS |\
 295                          IXGBE_ADVTXD_DCMD_DEXT |\
 296                          IXGBE_ADVTXD_DCMD_EOP)
 297
 298
 299 /* Takes an ethdev and a queue and sets up the tx function to be used based on
 300  * the queue parameters. Used in tx_queue_setup by primary process and then
 301  * in dev_init by secondary process when attaching to an existing ethdev.
 302  */
 303 void ixgbe_set_tx_function(struct rte_eth_dev *dev, struct ixgbe_tx_queue *txq);
 304
 305 /**
 306  * Sets the rx_pkt_burst callback in the ixgbe rte_eth_dev instance.
 307  *
 308  * Sets the callback based on the device parameters:
 309  *  - ixgbe_hw.rx_bulk_alloc_allowed
 310  *  - rte_eth_dev_data.scattered_rx
 311  *  - rte_eth_dev_data.lro
 312  *  - conditions checked in ixgbe_rx_vec_condition_check()
 313  *
 314  *  This means that the parameters above have to be configured prior to calling
 315  *  to this function.
 316  *
 317  * @dev rte_eth_dev handle
 318  */
 319 void ixgbe_set_rx_function(struct rte_eth_dev *dev);
 320
 321 uint16_t ixgbe_recv_pkts_vec(void *rx_queue, struct rte_mbuf **rx_pkts,
 322                 uint16_t nb_pkts);
 323 uint16_t ixgbe_recv_scattered_pkts_vec(void *rx_queue,
 324                 struct rte_mbuf **rx_pkts, uint16_t nb_pkts);
 325 int ixgbe_rx_vec_dev_conf_condition_check(struct rte_eth_dev *dev);
 326 int ixgbe_rxq_vec_setup(struct ixgbe_rx_queue *rxq);
 327 void ixgbe_rx_queue_release_mbufs_vec(struct ixgbe_rx_queue *rxq);
 328
 329 extern const uint32_t ptype_table[IXGBE_PACKET_TYPE_MAX];
 330 extern const uint32_t ptype_table_tn[IXGBE_PACKET_TYPE_TN_MAX];
 331
 332 #ifdef RTE_IXGBE_INC_VECTOR
 333
 334 uint16_t ixgbe_xmit_fixed_burst_vec(void *tx_queue, struct rte_mbuf **tx_pkts,
 335                                     uint16_t nb_pkts);
 336 int ixgbe_txq_vec_setup(struct ixgbe_tx_queue *txq);
 337
 338 #endif /* RTE_IXGBE_INC_VECTOR */
 339 #endif /* _IXGBE_RXTX_H_ */