drivers/net/mlx5/mlx5_prm.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2016 6WIND S.A.
   3  * Copyright 2016 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_PRM_H_
   7 #define RTE_PMD_MLX5_PRM_H_
   8
   9 #include <assert.h>
  10
  11 /* Verbs header. */
  12 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  13 #ifdef PEDANTIC
  14 #pragma GCC diagnostic ignored "-Wpedantic"
  15 #endif
  16 #include <infiniband/mlx5dv.h>
  17 #ifdef PEDANTIC
  18 #pragma GCC diagnostic error "-Wpedantic"
  19 #endif
  20
  21 #include <rte_vect.h>
  22 #include "mlx5_autoconf.h"
  23
  24 /* RSS hash key size. */
  25 #define MLX5_RSS_HASH_KEY_LEN 40
  26
  27 /* Get CQE owner bit. */
  28 #define MLX5_CQE_OWNER(op_own) ((op_own) & MLX5_CQE_OWNER_MASK)
  29
  30 /* Get CQE format. */
  31 #define MLX5_CQE_FORMAT(op_own) (((op_own) & MLX5E_CQE_FORMAT_MASK) >> 2)
  32
  33 /* Get CQE opcode. */
  34 #define MLX5_CQE_OPCODE(op_own) (((op_own) & 0xf0) >> 4)
  35
  36 /* Get CQE solicited event. */
  37 #define MLX5_CQE_SE(op_own) (((op_own) >> 1) & 1)
  38
  39 /* Invalidate a CQE. */
  40 #define MLX5_CQE_INVALIDATE (MLX5_CQE_INVALID << 4)
  41
  42 /* Maximum number of packets a multi-packet WQE can handle. */
  43 #define MLX5_MPW_DSEG_MAX 5
  44
  45 /* WQE DWORD size */
  46 #define MLX5_WQE_DWORD_SIZE 16
  47
  48 /* WQE size */
  49 #define MLX5_WQE_SIZE (4 * MLX5_WQE_DWORD_SIZE)
  50
  51 /* Max size of a WQE session. */
  52 #define MLX5_WQE_SIZE_MAX 960U
  53
  54 /* Compute the number of DS. */
  55 #define MLX5_WQE_DS(n) \
  56         (((n) + MLX5_WQE_DWORD_SIZE - 1) / MLX5_WQE_DWORD_SIZE)
  57
  58 /* Room for inline data in multi-packet WQE. */
  59 #define MLX5_MWQE64_INL_DATA 28
  60
  61 /* Default minimum number of Tx queues for inlining packets. */
  62 #define MLX5_EMPW_MIN_TXQS 8
  63
  64 /* Default max packet length to be inlined. */
  65 #define MLX5_EMPW_MAX_INLINE_LEN (4U * MLX5_WQE_SIZE)
  66
  67
  68 #define MLX5_OPC_MOD_ENHANCED_MPSW 0
  69 #define MLX5_OPCODE_ENHANCED_MPSW 0x29
  70
  71 /* CQE value to inform that VLAN is stripped. */
  72 #define MLX5_CQE_VLAN_STRIPPED (1u << 0)
  73
  74 /* IPv4 options. */
  75 #define MLX5_CQE_RX_IP_EXT_OPTS_PACKET (1u << 1)
  76
  77 /* IPv6 packet. */
  78 #define MLX5_CQE_RX_IPV6_PACKET (1u << 2)
  79
  80 /* IPv4 packet. */
  81 #define MLX5_CQE_RX_IPV4_PACKET (1u << 3)
  82
  83 /* TCP packet. */
  84 #define MLX5_CQE_RX_TCP_PACKET (1u << 4)
  85
  86 /* UDP packet. */
  87 #define MLX5_CQE_RX_UDP_PACKET (1u << 5)
  88
  89 /* IP is fragmented. */
  90 #define MLX5_CQE_RX_IP_FRAG_PACKET (1u << 7)
  91
  92 /* L2 header is valid. */
  93 #define MLX5_CQE_RX_L2_HDR_VALID (1u << 8)
  94
  95 /* L3 header is valid. */
  96 #define MLX5_CQE_RX_L3_HDR_VALID (1u << 9)
  97
  98 /* L4 header is valid. */
  99 #define MLX5_CQE_RX_L4_HDR_VALID (1u << 10)
 100
 101 /* Outer packet, 0 IPv4, 1 IPv6. */
 102 #define MLX5_CQE_RX_OUTER_PACKET (1u << 1)
 103
 104 /* Tunnel packet bit in the CQE. */
 105 #define MLX5_CQE_RX_TUNNEL_PACKET (1u << 0)
 106
 107 /* Inner L3 checksum offload (Tunneled packets only). */
 108 #define MLX5_ETH_WQE_L3_INNER_CSUM (1u << 4)
 109
 110 /* Inner L4 checksum offload (Tunneled packets only). */
 111 #define MLX5_ETH_WQE_L4_INNER_CSUM (1u << 5)
 112
 113 /* Outer L4 type is TCP. */
 114 #define MLX5_ETH_WQE_L4_OUTER_TCP  (0u << 5)
 115
 116 /* Outer L4 type is UDP. */
 117 #define MLX5_ETH_WQE_L4_OUTER_UDP  (1u << 5)
 118
 119 /* Outer L3 type is IPV4. */
 120 #define MLX5_ETH_WQE_L3_OUTER_IPV4 (0u << 4)
 121
 122 /* Outer L3 type is IPV6. */
 123 #define MLX5_ETH_WQE_L3_OUTER_IPV6 (1u << 4)
 124
 125 /* Inner L4 type is TCP. */
 126 #define MLX5_ETH_WQE_L4_INNER_TCP (0u << 1)
 127
 128 /* Inner L4 type is UDP. */
 129 #define MLX5_ETH_WQE_L4_INNER_UDP (1u << 1)
 130
 131 /* Inner L3 type is IPV4. */
 132 #define MLX5_ETH_WQE_L3_INNER_IPV4 (0u << 0)
 133
 134 /* Inner L3 type is IPV6. */
 135 #define MLX5_ETH_WQE_L3_INNER_IPV6 (1u << 0)
 136
 137 /* Is flow mark valid. */
 138 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 139 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff00)
 140 #else
 141 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff)
 142 #endif
 143
 144 /* INVALID is used by packets matching no flow rules. */
 145 #define MLX5_FLOW_MARK_INVALID 0
 146
 147 /* Maximum allowed value to mark a packet. */
 148 #define MLX5_FLOW_MARK_MAX 0xfffff0
 149
 150 /* Default mark value used when none is provided. */
 151 #define MLX5_FLOW_MARK_DEFAULT 0xffffff
 152
 153 /* Maximum number of DS in WQE. */
 154 #define MLX5_DSEG_MAX 63
 155
 156 /* Subset of struct mlx5_wqe_eth_seg. */
 157 struct mlx5_wqe_eth_seg_small {
 158         uint32_t rsvd0;
 159         uint8_t cs_flags;
 160         uint8_t rsvd1;
 161         uint16_t mss;
 162         uint32_t rsvd2;
 163         uint16_t inline_hdr_sz;
 164         uint8_t inline_hdr[2];
 165 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 166
 167 struct mlx5_wqe_inl_small {
 168         uint32_t byte_cnt;
 169         uint8_t raw;
 170 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 171
 172 struct mlx5_wqe_ctrl {
 173         uint32_t ctrl0;
 174         uint32_t ctrl1;
 175         uint32_t ctrl2;
 176         uint32_t ctrl3;
 177 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 178
 179 /* Small common part of the WQE. */
 180 struct mlx5_wqe {
 181         uint32_t ctrl[4];
 182         struct mlx5_wqe_eth_seg_small eseg;
 183 };
 184
 185 /* Vectorize WQE header. */
 186 struct mlx5_wqe_v {
 187         rte_v128u32_t ctrl;
 188         rte_v128u32_t eseg;
 189 };
 190
 191 /* WQE. */
 192 struct mlx5_wqe64 {
 193         struct mlx5_wqe hdr;
 194         uint8_t raw[32];
 195 } __rte_aligned(MLX5_WQE_SIZE);
 196
 197 /* MPW mode. */
 198 enum mlx5_mpw_mode {
 199         MLX5_MPW_DISABLED,
 200         MLX5_MPW,
 201         MLX5_MPW_ENHANCED, /* Enhanced Multi-Packet Send WQE, a.k.a MPWv2. */
 202 };
 203
 204 /* MPW session status. */
 205 enum mlx5_mpw_state {
 206         MLX5_MPW_STATE_OPENED,
 207         MLX5_MPW_INL_STATE_OPENED,
 208         MLX5_MPW_ENHANCED_STATE_OPENED,
 209         MLX5_MPW_STATE_CLOSED,
 210 };
 211
 212 /* MPW session descriptor. */
 213 struct mlx5_mpw {
 214         enum mlx5_mpw_state state;
 215         unsigned int pkts_n;
 216         unsigned int len;
 217         unsigned int total_len;
 218         volatile struct mlx5_wqe *wqe;
 219         union {
 220                 volatile struct mlx5_wqe_data_seg *dseg[MLX5_MPW_DSEG_MAX];
 221                 volatile uint8_t *raw;
 222         } data;
 223 };
 224
 225 /* WQE for Multi-Packet RQ. */
 226 struct mlx5_wqe_mprq {
 227         struct mlx5_wqe_srq_next_seg next_seg;
 228         struct mlx5_wqe_data_seg dseg;
 229 };
 230
 231 #define MLX5_MPRQ_LEN_MASK 0x000ffff
 232 #define MLX5_MPRQ_LEN_SHIFT 0
 233 #define MLX5_MPRQ_STRIDE_NUM_MASK 0x3fff0000
 234 #define MLX5_MPRQ_STRIDE_NUM_SHIFT 16
 235 #define MLX5_MPRQ_FILLER_MASK 0x80000000
 236 #define MLX5_MPRQ_FILLER_SHIFT 31
 237
 238 #define MLX5_MPRQ_STRIDE_SHIFT_BYTE 2
 239
 240 /* CQ element structure - should be equal to the cache line size */
 241 struct mlx5_cqe {
 242 #if (RTE_CACHE_LINE_SIZE == 128)
 243         uint8_t padding[64];
 244 #endif
 245         uint8_t pkt_info;
 246         uint8_t rsvd0;
 247         uint16_t wqe_id;
 248         uint8_t rsvd3[8];
 249         uint32_t rx_hash_res;
 250         uint8_t rx_hash_type;
 251         uint8_t rsvd1[11];
 252         uint16_t hdr_type_etc;
 253         uint16_t vlan_info;
 254         uint8_t rsvd2[12];
 255         uint32_t byte_cnt;
 256         uint64_t timestamp;
 257         uint32_t sop_drop_qpn;
 258         uint16_t wqe_counter;
 259         uint8_t rsvd4;
 260         uint8_t op_own;
 261 };
 262
 263 /* Adding direct verbs to data-path. */
 264
 265 /* CQ sequence number mask. */
 266 #define MLX5_CQ_SQN_MASK 0x3
 267
 268 /* CQ sequence number index. */
 269 #define MLX5_CQ_SQN_OFFSET 28
 270
 271 /* CQ doorbell index mask. */
 272 #define MLX5_CI_MASK 0xffffff
 273
 274 /* CQ doorbell offset. */
 275 #define MLX5_CQ_ARM_DB 1
 276
 277 /* CQ doorbell offset*/
 278 #define MLX5_CQ_DOORBELL 0x20
 279
 280 /* CQE format value. */
 281 #define MLX5_COMPRESSED 0x3
 282
 283 /* CQE format mask. */
 284 #define MLX5E_CQE_FORMAT_MASK 0xc
 285
 286 /* MPW opcode. */
 287 #define MLX5_OPC_MOD_MPW 0x01
 288
 289 /* Compressed Rx CQE structure. */
 290 struct mlx5_mini_cqe8 {
 291         union {
 292                 uint32_t rx_hash_result;
 293                 struct {
 294                         uint16_t checksum;
 295                         uint16_t stride_idx;
 296                 };
 297                 struct {
 298                         uint16_t wqe_counter;
 299                         uint8_t  s_wqe_opcode;
 300                         uint8_t  reserved;
 301                 } s_wqe_info;
 302         };
 303         uint32_t byte_cnt;
 304 };
 305
 306 /**
 307  * Convert a user mark to flow mark.
 308  *
 309  * @param val
 310  *   Mark value to convert.
 311  *
 312  * @return
 313  *   Converted mark value.
 314  */
 315 static inline uint32_t
 316 mlx5_flow_mark_set(uint32_t val)
 317 {
 318         uint32_t ret;
 319
 320         /*
 321          * Add one to the user value to differentiate un-marked flows from
 322          * marked flows, if the ID is equal to MLX5_FLOW_MARK_DEFAULT it
 323          * remains untouched.
 324          */
 325         if (val != MLX5_FLOW_MARK_DEFAULT)
 326                 ++val;
 327 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 328         /*
 329          * Mark is 24 bits (minus reserved values) but is stored on a 32 bit
 330          * word, byte-swapped by the kernel on little-endian systems. In this
 331          * case, left-shifting the resulting big-endian value ensures the
 332          * least significant 24 bits are retained when converting it back.
 333          */
 334         ret = rte_cpu_to_be_32(val) >> 8;
 335 #else
 336         ret = val;
 337 #endif
 338         return ret;
 339 }
 340
 341 /**
 342  * Convert a mark to user mark.
 343  *
 344  * @param val
 345  *   Mark value to convert.
 346  *
 347  * @return
 348  *   Converted mark value.
 349  */
 350 static inline uint32_t
 351 mlx5_flow_mark_get(uint32_t val)
 352 {
 353         /*
 354          * Subtract one from the retrieved value. It was added by
 355          * mlx5_flow_mark_set() to distinguish unmarked flows.
 356          */
 357 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 358         return (val >> 8) - 1;
 359 #else
 360         return val - 1;
 361 #endif
 362 }
 363
 364 #endif /* RTE_PMD_MLX5_PRM_H_ */