drivers/net/mlx5/mlx5_rxtx.h

   1 /*-
   2  *   BSD LICENSE
   3  *
   4  *   Copyright 2015 6WIND S.A.
   5  *   Copyright 2015 Mellanox.
   6  *
   7  *   Redistribution and use in source and binary forms, with or without
   8  *   modification, are permitted provided that the following conditions
   9  *   are met:
  10  *
  11  *     * Redistributions of source code must retain the above copyright
  12  *       notice, this list of conditions and the following disclaimer.
  13  *     * Redistributions in binary form must reproduce the above copyright
  14  *       notice, this list of conditions and the following disclaimer in
  15  *       the documentation and/or other materials provided with the
  16  *       distribution.
  17  *     * Neither the name of 6WIND S.A. nor the names of its
  18  *       contributors may be used to endorse or promote products derived
  19  *       from this software without specific prior written permission.
  20  *
  21  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  22  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  23  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  24  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  25  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  26  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  27  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  28  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  29  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  30  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  31  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #ifndef RTE_PMD_MLX5_RXTX_H_
  35 #define RTE_PMD_MLX5_RXTX_H_
  36
  37 #include <stddef.h>
  38 #include <stdint.h>
  39 #include <sys/queue.h>
  40
  41 /* Verbs header. */
  42 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  43 #ifdef PEDANTIC
  44 #pragma GCC diagnostic ignored "-Wpedantic"
  45 #endif
  46 #include <infiniband/verbs.h>
  47 #include <infiniband/mlx5dv.h>
  48 #ifdef PEDANTIC
  49 #pragma GCC diagnostic error "-Wpedantic"
  50 #endif
  51
  52 #include <rte_mbuf.h>
  53 #include <rte_mempool.h>
  54 #include <rte_common.h>
  55 #include <rte_hexdump.h>
  56 #include <rte_atomic.h>
  57
  58 #include "mlx5_utils.h"
  59 #include "mlx5.h"
  60 #include "mlx5_autoconf.h"
  61 #include "mlx5_defs.h"
  62 #include "mlx5_prm.h"
  63
  64 struct mlx5_rxq_stats {
  65         unsigned int idx; /**< Mapping index. */
  66 #ifdef MLX5_PMD_SOFT_COUNTERS
  67         uint64_t ipackets; /**< Total of successfully received packets. */
  68         uint64_t ibytes; /**< Total of successfully received bytes. */
  69 #endif
  70         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  71         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  72 };
  73
  74 struct mlx5_txq_stats {
  75         unsigned int idx; /**< Mapping index. */
  76 #ifdef MLX5_PMD_SOFT_COUNTERS
  77         uint64_t opackets; /**< Total of successfully sent packets. */
  78         uint64_t obytes; /**< Total of successfully sent bytes. */
  79 #endif
  80         uint64_t oerrors; /**< Total number of failed transmitted packets. */
  81 };
  82
  83 struct priv;
  84
  85 /* Memory region queue object. */
  86 struct mlx5_mr {
  87         LIST_ENTRY(mlx5_mr) next; /**< Pointer to the next element. */
  88         rte_atomic32_t refcnt; /*<< Reference counter. */
  89         uint32_t lkey; /*<< rte_cpu_to_be_32(mr->lkey) */
  90         uintptr_t start; /* Start address of MR */
  91         uintptr_t end; /* End address of MR */
  92         struct ibv_mr *mr; /*<< Memory Region. */
  93         struct rte_mempool *mp; /*<< Memory Pool. */
  94 };
  95
  96 /* Compressed CQE context. */
  97 struct rxq_zip {
  98         uint16_t ai; /* Array index. */
  99         uint16_t ca; /* Current array index. */
 100         uint16_t na; /* Next array index. */
 101         uint16_t cq_ci; /* The next CQE. */
 102         uint32_t cqe_cnt; /* Number of CQEs. */
 103 };
 104
 105 /* RX queue descriptor. */
 106 struct mlx5_rxq_data {
 107         unsigned int csum:1; /* Enable checksum offloading. */
 108         unsigned int csum_l2tun:1; /* Same for L2 tunnels. */
 109         unsigned int hw_timestamp:1; /* Enable HW timestamp. */
 110         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
 111         unsigned int crc_present:1; /* CRC must be subtracted. */
 112         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
 113         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
 114         unsigned int elts_n:4; /* Log 2 of Mbufs. */
 115         unsigned int rss_hash:1; /* RSS hash result is enabled. */
 116         unsigned int mark:1; /* Marked flow available on the queue. */
 117         unsigned int pending_err:1; /* CQE error needs to be handled. */
 118         unsigned int :14; /* Remaining bits. */
 119         volatile uint32_t *rq_db;
 120         volatile uint32_t *cq_db;
 121         uint16_t port_id;
 122         uint16_t rq_ci;
 123         uint16_t rq_pi;
 124         uint16_t cq_ci;
 125         volatile struct mlx5_wqe_data_seg(*wqes)[];
 126         volatile struct mlx5_cqe(*cqes)[];
 127         struct rxq_zip zip; /* Compressed context. */
 128         struct rte_mbuf *(*elts)[];
 129         struct rte_mempool *mp;
 130         struct mlx5_rxq_stats stats;
 131         uint64_t mbuf_initializer; /* Default rearm_data for vectorized Rx. */
 132         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 133         void *cq_uar; /* CQ user access region. */
 134         uint32_t cqn; /* CQ number. */
 135         uint8_t cq_arm_sn; /* CQ arm seq number. */
 136 } __rte_cache_aligned;
 137
 138 /* Verbs Rx queue elements. */
 139 struct mlx5_rxq_ibv {
 140         LIST_ENTRY(mlx5_rxq_ibv) next; /* Pointer to the next element. */
 141         rte_atomic32_t refcnt; /* Reference counter. */
 142         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 143         struct ibv_cq *cq; /* Completion Queue. */
 144         struct ibv_wq *wq; /* Work Queue. */
 145         struct ibv_comp_channel *channel;
 146         struct mlx5_mr *mr; /* Memory Region (for mp). */
 147 };
 148
 149 /* RX queue control descriptor. */
 150 struct mlx5_rxq_ctrl {
 151         LIST_ENTRY(mlx5_rxq_ctrl) next; /* Pointer to the next element. */
 152         rte_atomic32_t refcnt; /* Reference counter. */
 153         struct priv *priv; /* Back pointer to private data. */
 154         struct mlx5_rxq_ibv *ibv; /* Verbs elements. */
 155         struct mlx5_rxq_data rxq; /* Data path structure. */
 156         unsigned int socket; /* CPU socket ID for allocations. */
 157         unsigned int irq:1; /* Whether IRQ is enabled. */
 158 };
 159
 160 /* Indirection table. */
 161 struct mlx5_ind_table_ibv {
 162         LIST_ENTRY(mlx5_ind_table_ibv) next; /* Pointer to the next element. */
 163         rte_atomic32_t refcnt; /* Reference counter. */
 164         struct ibv_rwq_ind_table *ind_table; /**< Indirection table. */
 165         uint16_t queues_n; /**< Number of queues in the list. */
 166         uint16_t queues[]; /**< Queue list. */
 167 };
 168
 169 /* Hash Rx queue. */
 170 struct mlx5_hrxq {
 171         LIST_ENTRY(mlx5_hrxq) next; /* Pointer to the next element. */
 172         rte_atomic32_t refcnt; /* Reference counter. */
 173         struct mlx5_ind_table_ibv *ind_table; /* Indirection table. */
 174         struct ibv_qp *qp; /* Verbs queue pair. */
 175         uint64_t hash_fields; /* Verbs Hash fields. */
 176         uint8_t rss_key_len; /* Hash key length in bytes. */
 177         uint8_t rss_key[]; /* Hash key. */
 178 };
 179
 180 /* TX queue descriptor. */
 181 __extension__
 182 struct mlx5_txq_data {
 183         uint16_t elts_head; /* Current counter in (*elts)[]. */
 184         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 185         uint16_t elts_comp; /* Counter since last completion request. */
 186         uint16_t mpw_comp; /* WQ index since last completion request. */
 187         uint16_t cq_ci; /* Consumer index for completion queue. */
 188         uint16_t cq_pi; /* Producer index for completion queue. */
 189         uint16_t wqe_ci; /* Consumer index for work queue. */
 190         uint16_t wqe_pi; /* Producer index for work queue. */
 191         uint16_t elts_n:4; /* (*elts)[] length (in log2). */
 192         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 193         uint16_t wqe_n:4; /* Number of of WQ elements (in log2). */
 194         uint16_t inline_en:1; /* When set inline is enabled. */
 195         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 196         uint16_t tunnel_en:1;
 197         /* When set TX offload for tunneled packets are supported. */
 198         uint16_t mpw_hdr_dseg:1; /* Enable DSEGs in the title WQEBB. */
 199         uint16_t max_inline; /* Multiple of RTE_CACHE_LINE_SIZE to inline. */
 200         uint16_t inline_max_packet_sz; /* Max packet size for inlining. */
 201         uint16_t mr_cache_idx; /* Index of last hit entry. */
 202         uint32_t qp_num_8s; /* QP number shifted by 8. */
 203         uint32_t flags; /* Flags for Tx Queue. */
 204         volatile struct mlx5_cqe (*cqes)[]; /* Completion queue. */
 205         volatile void *wqes; /* Work queue (use volatile to write into). */
 206         volatile uint32_t *qp_db; /* Work queue doorbell. */
 207         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 208         volatile void *bf_reg; /* Blueflame register. */
 209         struct mlx5_mr *mp2mr[MLX5_PMD_TX_MP_CACHE]; /* MR translation table. */
 210         struct rte_mbuf *(*elts)[]; /* TX elements. */
 211         struct mlx5_txq_stats stats; /* TX queue counters. */
 212 } __rte_cache_aligned;
 213
 214 /* Verbs Rx queue elements. */
 215 struct mlx5_txq_ibv {
 216         LIST_ENTRY(mlx5_txq_ibv) next; /* Pointer to the next element. */
 217         rte_atomic32_t refcnt; /* Reference counter. */
 218         struct ibv_cq *cq; /* Completion Queue. */
 219         struct ibv_qp *qp; /* Queue Pair. */
 220 };
 221
 222 /* TX queue control descriptor. */
 223 struct mlx5_txq_ctrl {
 224         LIST_ENTRY(mlx5_txq_ctrl) next; /* Pointer to the next element. */
 225         rte_atomic32_t refcnt; /* Reference counter. */
 226         struct priv *priv; /* Back pointer to private data. */
 227         unsigned int socket; /* CPU socket ID for allocations. */
 228         unsigned int max_inline_data; /* Max inline data. */
 229         unsigned int max_tso_header; /* Max TSO header size. */
 230         struct mlx5_txq_ibv *ibv; /* Verbs queue object. */
 231         struct mlx5_txq_data txq; /* Data path structure. */
 232         off_t uar_mmap_offset; /* UAR mmap offset for non-primary process. */
 233 };
 234
 235 /* mlx5_rxq.c */
 236
 237 extern uint8_t rss_hash_default_key[];
 238 extern const size_t rss_hash_default_key_len;
 239
 240 void mlx5_rxq_cleanup(struct mlx5_rxq_ctrl *);
 241 int mlx5_rx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 242                         const struct rte_eth_rxconf *, struct rte_mempool *);
 243 void mlx5_rx_queue_release(void *);
 244 int priv_rx_intr_vec_enable(struct priv *priv);
 245 void priv_rx_intr_vec_disable(struct priv *priv);
 246 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 247 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 248 struct mlx5_rxq_ibv *mlx5_priv_rxq_ibv_new(struct priv *, uint16_t);
 249 struct mlx5_rxq_ibv *mlx5_priv_rxq_ibv_get(struct priv *, uint16_t);
 250 int mlx5_priv_rxq_ibv_release(struct priv *, struct mlx5_rxq_ibv *);
 251 int mlx5_priv_rxq_ibv_releasable(struct priv *, struct mlx5_rxq_ibv *);
 252 int mlx5_priv_rxq_ibv_verify(struct priv *);
 253 struct mlx5_rxq_ctrl *mlx5_priv_rxq_new(struct priv *, uint16_t,
 254                                         uint16_t, unsigned int,
 255                                         struct rte_mempool *);
 256 struct mlx5_rxq_ctrl *mlx5_priv_rxq_get(struct priv *, uint16_t);
 257 int mlx5_priv_rxq_release(struct priv *, uint16_t);
 258 int mlx5_priv_rxq_releasable(struct priv *, uint16_t);
 259 int mlx5_priv_rxq_verify(struct priv *);
 260 int rxq_alloc_elts(struct mlx5_rxq_ctrl *);
 261 struct mlx5_ind_table_ibv *mlx5_priv_ind_table_ibv_new(struct priv *,
 262                                                        uint16_t [],
 263                                                        uint16_t);
 264 struct mlx5_ind_table_ibv *mlx5_priv_ind_table_ibv_get(struct priv *,
 265                                                        uint16_t [],
 266                                                        uint16_t);
 267 int mlx5_priv_ind_table_ibv_release(struct priv *, struct mlx5_ind_table_ibv *);
 268 int mlx5_priv_ind_table_ibv_verify(struct priv *);
 269 struct mlx5_hrxq *mlx5_priv_hrxq_new(struct priv *, uint8_t *, uint8_t,
 270                                      uint64_t, uint16_t [], uint16_t);
 271 struct mlx5_hrxq *mlx5_priv_hrxq_get(struct priv *, uint8_t *, uint8_t,
 272                                      uint64_t, uint16_t [], uint16_t);
 273 int mlx5_priv_hrxq_release(struct priv *, struct mlx5_hrxq *);
 274 int mlx5_priv_hrxq_ibv_verify(struct priv *);
 275
 276 /* mlx5_txq.c */
 277
 278 int mlx5_tx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 279                         const struct rte_eth_txconf *);
 280 void mlx5_tx_queue_release(void *);
 281 int priv_tx_uar_remap(struct priv *priv, int fd);
 282 struct mlx5_txq_ibv *mlx5_priv_txq_ibv_new(struct priv *, uint16_t);
 283 struct mlx5_txq_ibv *mlx5_priv_txq_ibv_get(struct priv *, uint16_t);
 284 int mlx5_priv_txq_ibv_release(struct priv *, struct mlx5_txq_ibv *);
 285 int mlx5_priv_txq_ibv_releasable(struct priv *, struct mlx5_txq_ibv *);
 286 int mlx5_priv_txq_ibv_verify(struct priv *);
 287 struct mlx5_txq_ctrl *mlx5_priv_txq_new(struct priv *, uint16_t,
 288                                         uint16_t, unsigned int,
 289                                         const struct rte_eth_txconf *);
 290 struct mlx5_txq_ctrl *mlx5_priv_txq_get(struct priv *, uint16_t);
 291 int mlx5_priv_txq_release(struct priv *, uint16_t);
 292 int mlx5_priv_txq_releasable(struct priv *, uint16_t);
 293 int mlx5_priv_txq_verify(struct priv *);
 294 void txq_alloc_elts(struct mlx5_txq_ctrl *);
 295
 296 /* mlx5_rxtx.c */
 297
 298 extern uint32_t mlx5_ptype_table[];
 299
 300 void mlx5_set_ptype_table(void);
 301 uint16_t mlx5_tx_burst(void *, struct rte_mbuf **, uint16_t);
 302 uint16_t mlx5_tx_burst_mpw(void *, struct rte_mbuf **, uint16_t);
 303 uint16_t mlx5_tx_burst_mpw_inline(void *, struct rte_mbuf **, uint16_t);
 304 uint16_t mlx5_tx_burst_empw(void *, struct rte_mbuf **, uint16_t);
 305 uint16_t mlx5_rx_burst(void *, struct rte_mbuf **, uint16_t);
 306 uint16_t removed_tx_burst(void *, struct rte_mbuf **, uint16_t);
 307 uint16_t removed_rx_burst(void *, struct rte_mbuf **, uint16_t);
 308 int mlx5_rx_descriptor_status(void *, uint16_t);
 309 int mlx5_tx_descriptor_status(void *, uint16_t);
 310
 311 /* Vectorized version of mlx5_rxtx.c */
 312 int priv_check_raw_vec_tx_support(struct priv *);
 313 int priv_check_vec_tx_support(struct priv *);
 314 int rxq_check_vec_support(struct mlx5_rxq_data *);
 315 int priv_check_vec_rx_support(struct priv *);
 316 uint16_t mlx5_tx_burst_raw_vec(void *, struct rte_mbuf **, uint16_t);
 317 uint16_t mlx5_tx_burst_vec(void *, struct rte_mbuf **, uint16_t);
 318 uint16_t mlx5_rx_burst_vec(void *, struct rte_mbuf **, uint16_t);
 319
 320 /* mlx5_mr.c */
 321
 322 void mlx5_mp2mr_iter(struct rte_mempool *, void *);
 323 struct mlx5_mr *priv_txq_mp2mr_reg(struct priv *priv, struct mlx5_txq_data *,
 324                                    struct rte_mempool *, unsigned int);
 325 struct mlx5_mr *mlx5_txq_mp2mr_reg(struct mlx5_txq_data *, struct rte_mempool *,
 326                                    unsigned int);
 327
 328 #ifndef NDEBUG
 329 /**
 330  * Verify or set magic value in CQE.
 331  *
 332  * @param cqe
 333  *   Pointer to CQE.
 334  *
 335  * @return
 336  *   0 the first time.
 337  */
 338 static inline int
 339 check_cqe_seen(volatile struct mlx5_cqe *cqe)
 340 {
 341         static const uint8_t magic[] = "seen";
 342         volatile uint8_t (*buf)[sizeof(cqe->rsvd0)] = &cqe->rsvd0;
 343         int ret = 1;
 344         unsigned int i;
 345
 346         for (i = 0; i < sizeof(magic) && i < sizeof(*buf); ++i)
 347                 if (!ret || (*buf)[i] != magic[i]) {
 348                         ret = 0;
 349                         (*buf)[i] = magic[i];
 350                 }
 351         return ret;
 352 }
 353 #endif /* NDEBUG */
 354
 355 /**
 356  * Check whether CQE is valid.
 357  *
 358  * @param cqe
 359  *   Pointer to CQE.
 360  * @param cqes_n
 361  *   Size of completion queue.
 362  * @param ci
 363  *   Consumer index.
 364  *
 365  * @return
 366  *   0 on success, 1 on failure.
 367  */
 368 static __rte_always_inline int
 369 check_cqe(volatile struct mlx5_cqe *cqe,
 370           unsigned int cqes_n, const uint16_t ci)
 371 {
 372         uint16_t idx = ci & cqes_n;
 373         uint8_t op_own = cqe->op_own;
 374         uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 375         uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 376
 377         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 378                 return 1; /* No CQE. */
 379 #ifndef NDEBUG
 380         if ((op_code == MLX5_CQE_RESP_ERR) ||
 381             (op_code == MLX5_CQE_REQ_ERR)) {
 382                 volatile struct mlx5_err_cqe *err_cqe = (volatile void *)cqe;
 383                 uint8_t syndrome = err_cqe->syndrome;
 384
 385                 if ((syndrome == MLX5_CQE_SYNDROME_LOCAL_LENGTH_ERR) ||
 386                     (syndrome == MLX5_CQE_SYNDROME_REMOTE_ABORTED_ERR))
 387                         return 0;
 388                 if (!check_cqe_seen(cqe)) {
 389                         ERROR("unexpected CQE error %u (0x%02x)"
 390                               " syndrome 0x%02x",
 391                               op_code, op_code, syndrome);
 392                         rte_hexdump(stderr, "MLX5 Error CQE:",
 393                                     (const void *)((uintptr_t)err_cqe),
 394                                     sizeof(*err_cqe));
 395                 }
 396                 return 1;
 397         } else if ((op_code != MLX5_CQE_RESP_SEND) &&
 398                    (op_code != MLX5_CQE_REQ)) {
 399                 if (!check_cqe_seen(cqe)) {
 400                         ERROR("unexpected CQE opcode %u (0x%02x)",
 401                               op_code, op_code);
 402                         rte_hexdump(stderr, "MLX5 CQE:",
 403                                     (const void *)((uintptr_t)cqe),
 404                                     sizeof(*cqe));
 405                 }
 406                 return 1;
 407         }
 408 #endif /* NDEBUG */
 409         return 0;
 410 }
 411
 412 /**
 413  * Return the address of the WQE.
 414  *
 415  * @param txq
 416  *   Pointer to TX queue structure.
 417  * @param  wqe_ci
 418  *   WQE consumer index.
 419  *
 420  * @return
 421  *   WQE address.
 422  */
 423 static inline uintptr_t *
 424 tx_mlx5_wqe(struct mlx5_txq_data *txq, uint16_t ci)
 425 {
 426         ci &= ((1 << txq->wqe_n) - 1);
 427         return (uintptr_t *)((uintptr_t)txq->wqes + ci * MLX5_WQE_SIZE);
 428 }
 429
 430 /**
 431  * Manage TX completions.
 432  *
 433  * When sending a burst, mlx5_tx_burst() posts several WRs.
 434  *
 435  * @param txq
 436  *   Pointer to TX queue structure.
 437  */
 438 static __rte_always_inline void
 439 mlx5_tx_complete(struct mlx5_txq_data *txq)
 440 {
 441         const uint16_t elts_n = 1 << txq->elts_n;
 442         const uint16_t elts_m = elts_n - 1;
 443         const unsigned int cqe_n = 1 << txq->cqe_n;
 444         const unsigned int cqe_cnt = cqe_n - 1;
 445         uint16_t elts_free = txq->elts_tail;
 446         uint16_t elts_tail;
 447         uint16_t cq_ci = txq->cq_ci;
 448         volatile struct mlx5_cqe *cqe = NULL;
 449         volatile struct mlx5_wqe_ctrl *ctrl;
 450         struct rte_mbuf *m, *free[elts_n];
 451         struct rte_mempool *pool = NULL;
 452         unsigned int blk_n = 0;
 453
 454         cqe = &(*txq->cqes)[cq_ci & cqe_cnt];
 455         if (unlikely(check_cqe(cqe, cqe_n, cq_ci)))
 456                 return;
 457 #ifndef NDEBUG
 458         if ((MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_RESP_ERR) ||
 459             (MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_REQ_ERR)) {
 460                 if (!check_cqe_seen(cqe)) {
 461                         ERROR("unexpected error CQE, TX stopped");
 462                         rte_hexdump(stderr, "MLX5 TXQ:",
 463                                     (const void *)((uintptr_t)txq->wqes),
 464                                     ((1 << txq->wqe_n) *
 465                                      MLX5_WQE_SIZE));
 466                 }
 467                 return;
 468         }
 469 #endif /* NDEBUG */
 470         ++cq_ci;
 471         txq->wqe_pi = rte_be_to_cpu_16(cqe->wqe_counter);
 472         ctrl = (volatile struct mlx5_wqe_ctrl *)
 473                 tx_mlx5_wqe(txq, txq->wqe_pi);
 474         elts_tail = ctrl->ctrl3;
 475         assert((elts_tail & elts_m) < (1 << txq->wqe_n));
 476         /* Free buffers. */
 477         while (elts_free != elts_tail) {
 478                 m = rte_pktmbuf_prefree_seg((*txq->elts)[elts_free++ & elts_m]);
 479                 if (likely(m != NULL)) {
 480                         if (likely(m->pool == pool)) {
 481                                 free[blk_n++] = m;
 482                         } else {
 483                                 if (likely(pool != NULL))
 484                                         rte_mempool_put_bulk(pool,
 485                                                              (void *)free,
 486                                                              blk_n);
 487                                 free[0] = m;
 488                                 pool = m->pool;
 489                                 blk_n = 1;
 490                         }
 491                 }
 492         }
 493         if (blk_n)
 494                 rte_mempool_put_bulk(pool, (void *)free, blk_n);
 495 #ifndef NDEBUG
 496         elts_free = txq->elts_tail;
 497         /* Poisoning. */
 498         while (elts_free != elts_tail) {
 499                 memset(&(*txq->elts)[elts_free & elts_m],
 500                        0x66,
 501                        sizeof((*txq->elts)[elts_free & elts_m]));
 502                 ++elts_free;
 503         }
 504 #endif
 505         txq->cq_ci = cq_ci;
 506         txq->elts_tail = elts_tail;
 507         /* Update the consumer index. */
 508         rte_compiler_barrier();
 509         *txq->cq_db = rte_cpu_to_be_32(cq_ci);
 510 }
 511
 512 /**
 513  * Get Memory Pool (MP) from mbuf. If mbuf is indirect, the pool from which
 514  * the cloned mbuf is allocated is returned instead.
 515  *
 516  * @param buf
 517  *   Pointer to mbuf.
 518  *
 519  * @return
 520  *   Memory pool where data is located for given mbuf.
 521  */
 522 static struct rte_mempool *
 523 mlx5_tx_mb2mp(struct rte_mbuf *buf)
 524 {
 525         if (unlikely(RTE_MBUF_INDIRECT(buf)))
 526                 return rte_mbuf_from_indirect(buf)->pool;
 527         return buf->pool;
 528 }
 529
 530 /**
 531  * Get Memory Region (MR) <-> rte_mbuf association from txq->mp2mr[].
 532  * Add MP to txq->mp2mr[] if it's not registered yet. If mp2mr[] is full,
 533  * remove an entry first.
 534  *
 535  * @param txq
 536  *   Pointer to TX queue structure.
 537  * @param[in] mp
 538  *   Memory Pool for which a Memory Region lkey must be returned.
 539  *
 540  * @return
 541  *   mr->lkey on success, (uint32_t)-1 on failure.
 542  */
 543 static __rte_always_inline uint32_t
 544 mlx5_tx_mb2mr(struct mlx5_txq_data *txq, struct rte_mbuf *mb)
 545 {
 546         uint16_t i = txq->mr_cache_idx;
 547         uintptr_t addr = rte_pktmbuf_mtod(mb, uintptr_t);
 548         struct mlx5_mr *mr;
 549
 550         assert(i < RTE_DIM(txq->mp2mr));
 551         if (likely(txq->mp2mr[i]->start <= addr && txq->mp2mr[i]->end >= addr))
 552                 return txq->mp2mr[i]->lkey;
 553         for (i = 0; (i != RTE_DIM(txq->mp2mr)); ++i) {
 554                 if (unlikely(txq->mp2mr[i]->mr == NULL)) {
 555                         /* Unknown MP, add a new MR for it. */
 556                         break;
 557                 }
 558                 if (txq->mp2mr[i]->start <= addr &&
 559                     txq->mp2mr[i]->end >= addr) {
 560                         assert(txq->mp2mr[i]->lkey != (uint32_t)-1);
 561                         assert(rte_cpu_to_be_32(txq->mp2mr[i]->mr->lkey) ==
 562                                txq->mp2mr[i]->lkey);
 563                         txq->mr_cache_idx = i;
 564                         return txq->mp2mr[i]->lkey;
 565                 }
 566         }
 567         txq->mr_cache_idx = 0;
 568         mr = mlx5_txq_mp2mr_reg(txq, mlx5_tx_mb2mp(mb), i);
 569         /*
 570          * Request the reference to use in this queue, the original one is
 571          * kept by the control plane.
 572          */
 573         if (mr) {
 574                 rte_atomic32_inc(&mr->refcnt);
 575                 return mr->lkey;
 576         }
 577         return (uint32_t)-1;
 578 }
 579
 580 /**
 581  * Ring TX queue doorbell and flush the update if requested.
 582  *
 583  * @param txq
 584  *   Pointer to TX queue structure.
 585  * @param wqe
 586  *   Pointer to the last WQE posted in the NIC.
 587  * @param cond
 588  *   Request for write memory barrier after BlueFlame update.
 589  */
 590 static __rte_always_inline void
 591 mlx5_tx_dbrec_cond_wmb(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe,
 592                        int cond)
 593 {
 594         uint64_t *dst = (uint64_t *)((uintptr_t)txq->bf_reg);
 595         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 596
 597         rte_io_wmb();
 598         *txq->qp_db = rte_cpu_to_be_32(txq->wqe_ci);
 599         /* Ensure ordering between DB record and BF copy. */
 600         rte_wmb();
 601         *dst = *src;
 602         if (cond)
 603                 rte_wmb();
 604 }
 605
 606 /**
 607  * Ring TX queue doorbell and flush the update by write memory barrier.
 608  *
 609  * @param txq
 610  *   Pointer to TX queue structure.
 611  * @param wqe
 612  *   Pointer to the last WQE posted in the NIC.
 613  */
 614 static __rte_always_inline void
 615 mlx5_tx_dbrec(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe)
 616 {
 617         mlx5_tx_dbrec_cond_wmb(txq, wqe, 1);
 618 }
 619
 620 #endif /* RTE_PMD_MLX5_RXTX_H_ */