drivers/net/mlx5/mlx5_rxtx.h

   1 /*-
   2  *   BSD LICENSE
   3  *
   4  *   Copyright 2015 6WIND S.A.
   5  *   Copyright 2015 Mellanox.
   6  *
   7  *   Redistribution and use in source and binary forms, with or without
   8  *   modification, are permitted provided that the following conditions
   9  *   are met:
  10  *
  11  *     * Redistributions of source code must retain the above copyright
  12  *       notice, this list of conditions and the following disclaimer.
  13  *     * Redistributions in binary form must reproduce the above copyright
  14  *       notice, this list of conditions and the following disclaimer in
  15  *       the documentation and/or other materials provided with the
  16  *       distribution.
  17  *     * Neither the name of 6WIND S.A. nor the names of its
  18  *       contributors may be used to endorse or promote products derived
  19  *       from this software without specific prior written permission.
  20  *
  21  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  22  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  23  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  24  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  25  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  26  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  27  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  28  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  29  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  30  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  31  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #ifndef RTE_PMD_MLX5_RXTX_H_
  35 #define RTE_PMD_MLX5_RXTX_H_
  36
  37 #include <stddef.h>
  38 #include <stdint.h>
  39
  40 /* Verbs header. */
  41 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  42 #ifdef PEDANTIC
  43 #pragma GCC diagnostic ignored "-pedantic"
  44 #endif
  45 #include <infiniband/verbs.h>
  46 #include <infiniband/mlx5_hw.h>
  47 #ifdef PEDANTIC
  48 #pragma GCC diagnostic error "-pedantic"
  49 #endif
  50
  51 /* DPDK headers don't like -pedantic. */
  52 #ifdef PEDANTIC
  53 #pragma GCC diagnostic ignored "-pedantic"
  54 #endif
  55 #include <rte_mbuf.h>
  56 #include <rte_mempool.h>
  57 #ifdef PEDANTIC
  58 #pragma GCC diagnostic error "-pedantic"
  59 #endif
  60
  61 #include "mlx5_utils.h"
  62 #include "mlx5.h"
  63 #include "mlx5_autoconf.h"
  64 #include "mlx5_defs.h"
  65 #include "mlx5_prm.h"
  66
  67 struct mlx5_rxq_stats {
  68         unsigned int idx; /**< Mapping index. */
  69 #ifdef MLX5_PMD_SOFT_COUNTERS
  70         uint64_t ipackets; /**< Total of successfully received packets. */
  71         uint64_t ibytes; /**< Total of successfully received bytes. */
  72 #endif
  73         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  74         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  75 };
  76
  77 struct mlx5_txq_stats {
  78         unsigned int idx; /**< Mapping index. */
  79 #ifdef MLX5_PMD_SOFT_COUNTERS
  80         uint64_t opackets; /**< Total of successfully sent packets. */
  81         uint64_t obytes; /**< Total of successfully sent bytes. */
  82 #endif
  83         uint64_t odropped; /**< Total of packets not sent when TX ring full. */
  84 };
  85
  86 /* Flow director queue structure. */
  87 struct fdir_queue {
  88         struct ibv_qp *qp; /* Associated RX QP. */
  89         struct ibv_exp_rwq_ind_table *ind_table; /* Indirection table. */
  90 };
  91
  92 struct priv;
  93
  94 /* Compressed CQE context. */
  95 struct rxq_zip {
  96         uint16_t ai; /* Array index. */
  97         uint16_t ca; /* Current array index. */
  98         uint16_t na; /* Next array index. */
  99         uint16_t cq_ci; /* The next CQE. */
 100         uint32_t cqe_cnt; /* Number of CQEs. */
 101 };
 102
 103 /* RX queue descriptor. */
 104 struct rxq {
 105         unsigned int csum:1; /* Enable checksum offloading. */
 106         unsigned int csum_l2tun:1; /* Same for L2 tunnels. */
 107         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
 108         unsigned int crc_present:1; /* CRC must be subtracted. */
 109         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
 110         uint16_t rq_ci;
 111         uint16_t cq_ci;
 112         uint16_t elts_n;
 113         uint16_t cqe_n; /* Number of CQ elements. */
 114         uint16_t port_id;
 115         volatile struct mlx5_wqe_data_seg(*wqes)[];
 116         volatile struct mlx5_cqe(*cqes)[];
 117         struct rxq_zip zip; /* Compressed context. */
 118         volatile uint32_t *rq_db;
 119         volatile uint32_t *cq_db;
 120         struct rte_mbuf *(*elts)[];
 121         struct rte_mempool *mp;
 122         struct mlx5_rxq_stats stats;
 123 } __rte_cache_aligned;
 124
 125 /* RX queue control descriptor. */
 126 struct rxq_ctrl {
 127         struct priv *priv; /* Back pointer to private data. */
 128         struct ibv_cq *cq; /* Completion Queue. */
 129         struct ibv_exp_wq *wq; /* Work Queue. */
 130         struct ibv_exp_res_domain *rd; /* Resource Domain. */
 131         struct fdir_queue fdir_queue; /* Flow director queue. */
 132         struct ibv_mr *mr; /* Memory Region (for mp). */
 133         struct ibv_exp_wq_family *if_wq; /* WQ burst interface. */
 134         struct ibv_exp_cq_family_v1 *if_cq; /* CQ interface. */
 135         unsigned int socket; /* CPU socket ID for allocations. */
 136         struct rxq rxq; /* Data path structure. */
 137 };
 138
 139 /* Hash RX queue types. */
 140 enum hash_rxq_type {
 141         HASH_RXQ_TCPV4,
 142         HASH_RXQ_UDPV4,
 143         HASH_RXQ_IPV4,
 144         HASH_RXQ_TCPV6,
 145         HASH_RXQ_UDPV6,
 146         HASH_RXQ_IPV6,
 147         HASH_RXQ_ETH,
 148 };
 149
 150 /* Flow structure with Ethernet specification. It is packed to prevent padding
 151  * between attr and spec as this layout is expected by libibverbs. */
 152 struct flow_attr_spec_eth {
 153         struct ibv_exp_flow_attr attr;
 154         struct ibv_exp_flow_spec_eth spec;
 155 } __attribute__((packed));
 156
 157 /* Define a struct flow_attr_spec_eth object as an array of at least
 158  * "size" bytes. Room after the first index is normally used to store
 159  * extra flow specifications. */
 160 #define FLOW_ATTR_SPEC_ETH(name, size) \
 161         struct flow_attr_spec_eth name \
 162                 [((size) / sizeof(struct flow_attr_spec_eth)) + \
 163                  !!((size) % sizeof(struct flow_attr_spec_eth))]
 164
 165 /* Initialization data for hash RX queue. */
 166 struct hash_rxq_init {
 167         uint64_t hash_fields; /* Fields that participate in the hash. */
 168         uint64_t dpdk_rss_hf; /* Matching DPDK RSS hash fields. */
 169         unsigned int flow_priority; /* Flow priority to use. */
 170         union {
 171                 struct {
 172                         enum ibv_exp_flow_spec_type type;
 173                         uint16_t size;
 174                 } hdr;
 175                 struct ibv_exp_flow_spec_tcp_udp tcp_udp;
 176                 struct ibv_exp_flow_spec_ipv4 ipv4;
 177                 struct ibv_exp_flow_spec_ipv6 ipv6;
 178                 struct ibv_exp_flow_spec_eth eth;
 179         } flow_spec; /* Flow specification template. */
 180         const struct hash_rxq_init *underlayer; /* Pointer to underlayer. */
 181 };
 182
 183 /* Initialization data for indirection table. */
 184 struct ind_table_init {
 185         unsigned int max_size; /* Maximum number of WQs. */
 186         /* Hash RX queues using this table. */
 187         unsigned int hash_types;
 188         unsigned int hash_types_n;
 189 };
 190
 191 /* Initialization data for special flows. */
 192 struct special_flow_init {
 193         uint8_t dst_mac_val[6];
 194         uint8_t dst_mac_mask[6];
 195         unsigned int hash_types;
 196         unsigned int per_vlan:1;
 197 };
 198
 199 enum hash_rxq_flow_type {
 200         HASH_RXQ_FLOW_TYPE_PROMISC,
 201         HASH_RXQ_FLOW_TYPE_ALLMULTI,
 202         HASH_RXQ_FLOW_TYPE_BROADCAST,
 203         HASH_RXQ_FLOW_TYPE_IPV6MULTI,
 204         HASH_RXQ_FLOW_TYPE_MAC,
 205 };
 206
 207 #ifndef NDEBUG
 208 static inline const char *
 209 hash_rxq_flow_type_str(enum hash_rxq_flow_type flow_type)
 210 {
 211         switch (flow_type) {
 212         case HASH_RXQ_FLOW_TYPE_PROMISC:
 213                 return "promiscuous";
 214         case HASH_RXQ_FLOW_TYPE_ALLMULTI:
 215                 return "allmulticast";
 216         case HASH_RXQ_FLOW_TYPE_BROADCAST:
 217                 return "broadcast";
 218         case HASH_RXQ_FLOW_TYPE_IPV6MULTI:
 219                 return "IPv6 multicast";
 220         case HASH_RXQ_FLOW_TYPE_MAC:
 221                 return "MAC";
 222         }
 223         return NULL;
 224 }
 225 #endif /* NDEBUG */
 226
 227 struct hash_rxq {
 228         struct priv *priv; /* Back pointer to private data. */
 229         struct ibv_qp *qp; /* Hash RX QP. */
 230         enum hash_rxq_type type; /* Hash RX queue type. */
 231         /* MAC flow steering rules, one per VLAN ID. */
 232         struct ibv_exp_flow *mac_flow
 233                 [MLX5_MAX_MAC_ADDRESSES][MLX5_MAX_VLAN_IDS];
 234         struct ibv_exp_flow *special_flow
 235                 [MLX5_MAX_SPECIAL_FLOWS][MLX5_MAX_VLAN_IDS];
 236 };
 237
 238 /* TX queue descriptor. */
 239 struct txq {
 240         uint16_t elts_head; /* Current index in (*elts)[]. */
 241         uint16_t elts_tail; /* First element awaiting completion. */
 242         uint16_t elts_comp; /* Counter since last completion request. */
 243         uint16_t elts_n; /* (*elts)[] length. */
 244         uint16_t cq_ci; /* Consumer index for completion queue. */
 245         uint16_t cqe_n; /* Number of CQ elements. */
 246         uint16_t wqe_ci; /* Consumer index for work queue. */
 247         uint16_t wqe_n; /* Number of WQ elements. */
 248         uint16_t bf_offset; /* Blueflame offset. */
 249         uint16_t bf_buf_size; /* Blueflame size. */
 250         uint16_t max_inline; /* Maximum size to inline in a WQE. */
 251         uint32_t qp_num_8s; /* QP number shifted by 8. */
 252         volatile struct mlx5_cqe (*cqes)[]; /* Completion queue. */
 253         volatile union mlx5_wqe (*wqes)[]; /* Work queue. */
 254         volatile uint32_t *qp_db; /* Work queue doorbell. */
 255         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 256         volatile void *bf_reg; /* Blueflame register. */
 257         struct {
 258                 const struct rte_mempool *mp; /* Cached Memory Pool. */
 259                 struct ibv_mr *mr; /* Memory Region (for mp). */
 260                 uint32_t lkey; /* htonl(mr->lkey) */
 261         } mp2mr[MLX5_PMD_TX_MP_CACHE]; /* MP to MR translation table. */
 262         struct rte_mbuf *(*elts)[]; /* TX elements. */
 263         struct mlx5_txq_stats stats; /* TX queue counters. */
 264 } __rte_cache_aligned;
 265
 266 /* TX queue control descriptor. */
 267 struct txq_ctrl {
 268         struct priv *priv; /* Back pointer to private data. */
 269         struct ibv_cq *cq; /* Completion Queue. */
 270         struct ibv_qp *qp; /* Queue Pair. */
 271         struct ibv_exp_qp_burst_family *if_qp; /* QP burst interface. */
 272         struct ibv_exp_cq_family *if_cq; /* CQ interface. */
 273         struct ibv_exp_res_domain *rd; /* Resource Domain. */
 274         unsigned int socket; /* CPU socket ID for allocations. */
 275         struct txq txq; /* Data path structure. */
 276 };
 277
 278 /* mlx5_rxq.c */
 279
 280 extern const struct hash_rxq_init hash_rxq_init[];
 281 extern const unsigned int hash_rxq_init_n;
 282
 283 extern uint8_t rss_hash_default_key[];
 284 extern const size_t rss_hash_default_key_len;
 285
 286 size_t priv_flow_attr(struct priv *, struct ibv_exp_flow_attr *,
 287                       size_t, enum hash_rxq_type);
 288 int priv_create_hash_rxqs(struct priv *);
 289 void priv_destroy_hash_rxqs(struct priv *);
 290 int priv_allow_flow_type(struct priv *, enum hash_rxq_flow_type);
 291 int priv_rehash_flows(struct priv *);
 292 void rxq_cleanup(struct rxq_ctrl *);
 293 int rxq_rehash(struct rte_eth_dev *, struct rxq_ctrl *);
 294 int rxq_ctrl_setup(struct rte_eth_dev *, struct rxq_ctrl *, uint16_t,
 295                    unsigned int, const struct rte_eth_rxconf *,
 296                    struct rte_mempool *);
 297 int mlx5_rx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 298                         const struct rte_eth_rxconf *, struct rte_mempool *);
 299 void mlx5_rx_queue_release(void *);
 300 uint16_t mlx5_rx_burst_secondary_setup(void *, struct rte_mbuf **, uint16_t);
 301
 302 /* mlx5_txq.c */
 303
 304 void txq_cleanup(struct txq_ctrl *);
 305 int txq_ctrl_setup(struct rte_eth_dev *, struct txq_ctrl *, uint16_t,
 306                    unsigned int, const struct rte_eth_txconf *);
 307 int mlx5_tx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 308                         const struct rte_eth_txconf *);
 309 void mlx5_tx_queue_release(void *);
 310 uint16_t mlx5_tx_burst_secondary_setup(void *, struct rte_mbuf **, uint16_t);
 311
 312 /* mlx5_rxtx.c */
 313
 314 uint16_t mlx5_tx_burst(void *, struct rte_mbuf **, uint16_t);
 315 uint16_t mlx5_tx_burst_inline(void *, struct rte_mbuf **, uint16_t);
 316 uint16_t mlx5_tx_burst_mpw(void *, struct rte_mbuf **, uint16_t);
 317 uint16_t mlx5_tx_burst_mpw_inline(void *, struct rte_mbuf **, uint16_t);
 318 uint16_t mlx5_rx_burst(void *, struct rte_mbuf **, uint16_t);
 319 uint16_t removed_tx_burst(void *, struct rte_mbuf **, uint16_t);
 320 uint16_t removed_rx_burst(void *, struct rte_mbuf **, uint16_t);
 321
 322 /* mlx5_mr.c */
 323
 324 struct ibv_mr *mlx5_mp2mr(struct ibv_pd *, struct rte_mempool *);
 325 void txq_mp2mr_iter(struct rte_mempool *, void *);
 326 uint32_t txq_mp2mr_reg(struct txq *, struct rte_mempool *, unsigned int);
 327
 328 #endif /* RTE_PMD_MLX5_RXTX_H_ */