drivers/net/qede/base/common_hsi.h

   1 /*
   2  * Copyright (c) 2016 QLogic Corporation.
   3  * All rights reserved.
   4  * www.qlogic.com
   5  *
   6  * See LICENSE.qede_pmd for copyright and licensing details.
   7  */
   8
   9 #ifndef __COMMON_HSI__
  10 #define __COMMON_HSI__
  11
  12 #define CORE_SPQE_PAGE_SIZE_BYTES                       4096
  13
  14 #define FW_MAJOR_VERSION        8
  15 #define FW_MINOR_VERSION        7
  16 #define FW_REVISION_VERSION     7
  17 #define FW_ENGINEERING_VERSION  0
  18
  19 /***********************/
  20 /* COMMON HW CONSTANTS */
  21 /***********************/
  22
  23 /* PCI functions */
  24 #define MAX_NUM_PORTS_K2        (4)
  25 #define MAX_NUM_PORTS_BB        (2)
  26 #define MAX_NUM_PORTS           (MAX_NUM_PORTS_K2)
  27
  28 #define MAX_NUM_PFS_K2  (16)
  29 #define MAX_NUM_PFS_BB  (8)
  30 #define MAX_NUM_PFS     (MAX_NUM_PFS_K2)
  31 #define MAX_NUM_OF_PFS_IN_CHIP (16) /* On both engines */
  32
  33 #define MAX_NUM_VFS_K2  (192)
  34 #define MAX_NUM_VFS_BB  (120)
  35 #define MAX_NUM_VFS     (MAX_NUM_VFS_K2)
  36
  37 #define MAX_NUM_FUNCTIONS_BB    (MAX_NUM_PFS_BB + MAX_NUM_VFS_BB)
  38 #define MAX_NUM_FUNCTIONS       (MAX_NUM_PFS + MAX_NUM_VFS)
  39
  40 #define MAX_FUNCTION_NUMBER_BB  (MAX_NUM_PFS + MAX_NUM_VFS_BB)
  41 #define MAX_FUNCTION_NUMBER     (MAX_NUM_PFS + MAX_NUM_VFS)
  42
  43 #define MAX_NUM_VPORTS_K2       (208)
  44 #define MAX_NUM_VPORTS_BB       (160)
  45 #define MAX_NUM_VPORTS          (MAX_NUM_VPORTS_K2)
  46
  47 #define MAX_NUM_L2_QUEUES_K2    (320)
  48 #define MAX_NUM_L2_QUEUES_BB    (256)
  49 #define MAX_NUM_L2_QUEUES       (MAX_NUM_L2_QUEUES_K2)
  50
  51 /* Traffic classes in network-facing blocks (PBF, BTB, NIG, BRB, PRS and QM) */
  52 #define NUM_PHYS_TCS_4PORT_K2   (4)
  53 #define NUM_OF_PHYS_TCS         (8)
  54
  55 #define NUM_TCS_4PORT_K2        (NUM_PHYS_TCS_4PORT_K2 + 1)
  56 #define NUM_OF_TCS              (NUM_OF_PHYS_TCS + 1)
  57
  58 #define LB_TC                   (NUM_OF_PHYS_TCS)
  59
  60 /* Num of possible traffic priority values */
  61 #define NUM_OF_PRIO             (8)
  62
  63 #define MAX_NUM_VOQS_K2         (NUM_TCS_4PORT_K2 * MAX_NUM_PORTS_K2)
  64 #define MAX_NUM_VOQS_BB         (NUM_OF_TCS * MAX_NUM_PORTS_BB)
  65 #define MAX_NUM_VOQS            (MAX_NUM_VOQS_K2)
  66 #define MAX_PHYS_VOQS           (NUM_OF_PHYS_TCS * MAX_NUM_PORTS_BB)
  67
  68 /* CIDs */
  69 #define NUM_OF_CONNECTION_TYPES (8)
  70 #define NUM_OF_LCIDS            (320)
  71 #define NUM_OF_LTIDS            (320)
  72
  73 /*****************/
  74 /* CDU CONSTANTS */
  75 /*****************/
  76
  77 #define CDU_SEG_TYPE_OFFSET_REG_TYPE_SHIFT              (17)
  78 #define CDU_SEG_TYPE_OFFSET_REG_OFFSET_MASK             (0x1ffff)
  79
  80 /*****************/
  81 /* DQ CONSTANTS  */
  82 /*****************/
  83
  84 /* DEMS */
  85 #define DQ_DEMS_LEGACY                  0
  86
  87 /* XCM agg val selection */
  88 #define DQ_XCM_AGG_VAL_SEL_WORD2  0
  89 #define DQ_XCM_AGG_VAL_SEL_WORD3  1
  90 #define DQ_XCM_AGG_VAL_SEL_WORD4  2
  91 #define DQ_XCM_AGG_VAL_SEL_WORD5  3
  92 #define DQ_XCM_AGG_VAL_SEL_REG3   4
  93 #define DQ_XCM_AGG_VAL_SEL_REG4   5
  94 #define DQ_XCM_AGG_VAL_SEL_REG5   6
  95 #define DQ_XCM_AGG_VAL_SEL_REG6   7
  96
  97 /* XCM agg val selection */
  98 #define DQ_XCM_ETH_EDPM_NUM_BDS_CMD \
  99         DQ_XCM_AGG_VAL_SEL_WORD2
 100 #define DQ_XCM_ETH_TX_BD_CONS_CMD \
 101         DQ_XCM_AGG_VAL_SEL_WORD3
 102 #define DQ_XCM_CORE_TX_BD_CONS_CMD \
 103         DQ_XCM_AGG_VAL_SEL_WORD3
 104 #define DQ_XCM_ETH_TX_BD_PROD_CMD \
 105         DQ_XCM_AGG_VAL_SEL_WORD4
 106 #define DQ_XCM_CORE_TX_BD_PROD_CMD \
 107         DQ_XCM_AGG_VAL_SEL_WORD4
 108 #define DQ_XCM_CORE_SPQ_PROD_CMD \
 109         DQ_XCM_AGG_VAL_SEL_WORD4
 110 #define DQ_XCM_ETH_GO_TO_BD_CONS_CMD            DQ_XCM_AGG_VAL_SEL_WORD5
 111
 112 /* XCM agg counter flag selection */
 113 #define DQ_XCM_AGG_FLG_SHIFT_BIT14  0
 114 #define DQ_XCM_AGG_FLG_SHIFT_BIT15  1
 115 #define DQ_XCM_AGG_FLG_SHIFT_CF12   2
 116 #define DQ_XCM_AGG_FLG_SHIFT_CF13   3
 117 #define DQ_XCM_AGG_FLG_SHIFT_CF18   4
 118 #define DQ_XCM_AGG_FLG_SHIFT_CF19   5
 119 #define DQ_XCM_AGG_FLG_SHIFT_CF22   6
 120 #define DQ_XCM_AGG_FLG_SHIFT_CF23   7
 121
 122 /* XCM agg counter flag selection */
 123 #define DQ_XCM_ETH_DQ_CF_CMD            (1 << \
 124                                         DQ_XCM_AGG_FLG_SHIFT_CF18)
 125 #define DQ_XCM_CORE_DQ_CF_CMD           (1 << \
 126                                         DQ_XCM_AGG_FLG_SHIFT_CF18)
 127 #define DQ_XCM_ETH_TERMINATE_CMD        (1 << \
 128                                         DQ_XCM_AGG_FLG_SHIFT_CF19)
 129 #define DQ_XCM_CORE_TERMINATE_CMD       (1 << \
 130                                         DQ_XCM_AGG_FLG_SHIFT_CF19)
 131 #define DQ_XCM_ETH_SLOW_PATH_CMD        (1 << \
 132                                         DQ_XCM_AGG_FLG_SHIFT_CF22)
 133 #define DQ_XCM_CORE_SLOW_PATH_CMD       (1 << \
 134                                         DQ_XCM_AGG_FLG_SHIFT_CF22)
 135 #define DQ_XCM_ETH_TPH_EN_CMD           (1 << \
 136                                         DQ_XCM_AGG_FLG_SHIFT_CF23)
 137
 138 /*****************/
 139 /* QM CONSTANTS  */
 140 /*****************/
 141
 142 /* number of TX queues in the QM */
 143 #define MAX_QM_TX_QUEUES_K2     512
 144 #define MAX_QM_TX_QUEUES_BB     448
 145 #define MAX_QM_TX_QUEUES        MAX_QM_TX_QUEUES_K2
 146
 147 /* number of Other queues in the QM */
 148 #define MAX_QM_OTHER_QUEUES_BB  64
 149 #define MAX_QM_OTHER_QUEUES_K2  128
 150 #define MAX_QM_OTHER_QUEUES     MAX_QM_OTHER_QUEUES_K2
 151
 152 /* number of queues in a PF queue group */
 153 #define QM_PF_QUEUE_GROUP_SIZE  8
 154
 155 /* base number of Tx PQs in the CM PQ representation.
 156  * should be used when storing PQ IDs in CM PQ registers and context
 157  */
 158 #define CM_TX_PQ_BASE   0x200
 159
 160 /* QM registers data */
 161 #define QM_LINE_CRD_REG_WIDTH           16
 162 #define QM_LINE_CRD_REG_SIGN_BIT        (1 << (QM_LINE_CRD_REG_WIDTH - 1))
 163 #define QM_BYTE_CRD_REG_WIDTH           24
 164 #define QM_BYTE_CRD_REG_SIGN_BIT        (1 << (QM_BYTE_CRD_REG_WIDTH - 1))
 165 #define QM_WFQ_CRD_REG_WIDTH            32
 166 #define QM_WFQ_CRD_REG_SIGN_BIT         (1 << (QM_WFQ_CRD_REG_WIDTH - 1))
 167 #define QM_RL_CRD_REG_WIDTH             32
 168 #define QM_RL_CRD_REG_SIGN_BIT          (1 << (QM_RL_CRD_REG_WIDTH - 1))
 169
 170 /*****************/
 171 /* CAU CONSTANTS */
 172 /*****************/
 173
 174 #define CAU_FSM_ETH_RX  0
 175 #define CAU_FSM_ETH_TX  1
 176
 177 /* Number of Protocol Indices per Status Block */
 178 #define PIS_PER_SB    12
 179
 180 #define CAU_HC_STOPPED_STATE    3
 181 #define CAU_HC_DISABLE_STATE    4
 182 #define CAU_HC_ENABLE_STATE     0
 183
 184 /*****************/
 185 /* IGU CONSTANTS */
 186 /*****************/
 187
 188 #define MAX_SB_PER_PATH_K2      (368)
 189 #define MAX_SB_PER_PATH_BB      (288)
 190 #define MAX_TOT_SB_PER_PATH \
 191         MAX_SB_PER_PATH_K2
 192
 193 #define MAX_SB_PER_PF_MIMD      129
 194 #define MAX_SB_PER_PF_SIMD      64
 195 #define MAX_SB_PER_VF           64
 196
 197 /* Memory addresses on the BAR for the IGU Sub Block */
 198 #define IGU_MEM_BASE                    0x0000
 199
 200 #define IGU_MEM_MSIX_BASE               0x0000
 201 #define IGU_MEM_MSIX_UPPER              0x0101
 202 #define IGU_MEM_MSIX_RESERVED_UPPER     0x01ff
 203
 204 #define IGU_MEM_PBA_MSIX_BASE           0x0200
 205 #define IGU_MEM_PBA_MSIX_UPPER          0x0202
 206 #define IGU_MEM_PBA_MSIX_RESERVED_UPPER 0x03ff
 207
 208 #define IGU_CMD_INT_ACK_BASE            0x0400
 209 #define IGU_CMD_INT_ACK_UPPER           (IGU_CMD_INT_ACK_BASE + \
 210                                          MAX_TOT_SB_PER_PATH -  \
 211                                          1)
 212 #define IGU_CMD_INT_ACK_RESERVED_UPPER  0x05ff
 213
 214 #define IGU_CMD_ATTN_BIT_UPD_UPPER      0x05f0
 215 #define IGU_CMD_ATTN_BIT_SET_UPPER      0x05f1
 216 #define IGU_CMD_ATTN_BIT_CLR_UPPER      0x05f2
 217
 218 #define IGU_REG_SISR_MDPC_WMASK_UPPER           0x05f3
 219 #define IGU_REG_SISR_MDPC_WMASK_LSB_UPPER       0x05f4
 220 #define IGU_REG_SISR_MDPC_WMASK_MSB_UPPER       0x05f5
 221 #define IGU_REG_SISR_MDPC_WOMASK_UPPER          0x05f6
 222
 223 #define IGU_CMD_PROD_UPD_BASE                   0x0600
 224 #define IGU_CMD_PROD_UPD_UPPER                  (IGU_CMD_PROD_UPD_BASE +\
 225                                                  MAX_TOT_SB_PER_PATH - \
 226                                                  1)
 227 #define IGU_CMD_PROD_UPD_RESERVED_UPPER         0x07ff
 228
 229 /*****************/
 230 /* PXP CONSTANTS */
 231 /*****************/
 232
 233 /* PTT and GTT */
 234 #define PXP_NUM_PF_WINDOWS              12
 235 #define PXP_PER_PF_ENTRY_SIZE           8
 236 #define PXP_NUM_GLOBAL_WINDOWS          243
 237 #define PXP_GLOBAL_ENTRY_SIZE           4
 238 #define PXP_ADMIN_WINDOW_ALLOWED_LENGTH 4
 239 #define PXP_PF_WINDOW_ADMIN_START       0
 240 #define PXP_PF_WINDOW_ADMIN_LENGTH      0x1000
 241 #define PXP_PF_WINDOW_ADMIN_END         (PXP_PF_WINDOW_ADMIN_START + \
 242                                          PXP_PF_WINDOW_ADMIN_LENGTH - 1)
 243 #define PXP_PF_WINDOW_ADMIN_PER_PF_START        0
 244 #define PXP_PF_WINDOW_ADMIN_PER_PF_LENGTH       (PXP_NUM_PF_WINDOWS * \
 245                                                  PXP_PER_PF_ENTRY_SIZE)
 246 #define PXP_PF_WINDOW_ADMIN_PER_PF_END  (PXP_PF_WINDOW_ADMIN_PER_PF_START + \
 247                                          PXP_PF_WINDOW_ADMIN_PER_PF_LENGTH - 1)
 248 #define PXP_PF_WINDOW_ADMIN_GLOBAL_START        0x200
 249 #define PXP_PF_WINDOW_ADMIN_GLOBAL_LENGTH       (PXP_NUM_GLOBAL_WINDOWS * \
 250                                                  PXP_GLOBAL_ENTRY_SIZE)
 251 #define PXP_PF_WINDOW_ADMIN_GLOBAL_END \
 252                 (PXP_PF_WINDOW_ADMIN_GLOBAL_START + \
 253                  PXP_PF_WINDOW_ADMIN_GLOBAL_LENGTH - 1)
 254 #define PXP_PF_GLOBAL_PRETEND_ADDR      0x1f0
 255 #define PXP_PF_ME_OPAQUE_MASK_ADDR      0xf4
 256 #define PXP_PF_ME_OPAQUE_ADDR           0x1f8
 257 #define PXP_PF_ME_CONCRETE_ADDR         0x1fc
 258
 259 #define PXP_EXTERNAL_BAR_PF_WINDOW_START        0x1000
 260 #define PXP_EXTERNAL_BAR_PF_WINDOW_NUM          PXP_NUM_PF_WINDOWS
 261 #define PXP_EXTERNAL_BAR_PF_WINDOW_SINGLE_SIZE  0x1000
 262 #define PXP_EXTERNAL_BAR_PF_WINDOW_LENGTH \
 263         (PXP_EXTERNAL_BAR_PF_WINDOW_NUM * \
 264          PXP_EXTERNAL_BAR_PF_WINDOW_SINGLE_SIZE)
 265 #define PXP_EXTERNAL_BAR_PF_WINDOW_END \
 266         (PXP_EXTERNAL_BAR_PF_WINDOW_START + \
 267          PXP_EXTERNAL_BAR_PF_WINDOW_LENGTH - 1)
 268
 269 #define PXP_EXTERNAL_BAR_GLOBAL_WINDOW_START \
 270         (PXP_EXTERNAL_BAR_PF_WINDOW_END + 1)
 271 #define PXP_EXTERNAL_BAR_GLOBAL_WINDOW_NUM              PXP_NUM_GLOBAL_WINDOWS
 272 #define PXP_EXTERNAL_BAR_GLOBAL_WINDOW_SINGLE_SIZE      0x1000
 273 #define PXP_EXTERNAL_BAR_GLOBAL_WINDOW_LENGTH \
 274         (PXP_EXTERNAL_BAR_GLOBAL_WINDOW_NUM * \
 275          PXP_EXTERNAL_BAR_GLOBAL_WINDOW_SINGLE_SIZE)
 276 #define PXP_EXTERNAL_BAR_GLOBAL_WINDOW_END \
 277         (PXP_EXTERNAL_BAR_GLOBAL_WINDOW_START + \
 278          PXP_EXTERNAL_BAR_GLOBAL_WINDOW_LENGTH - 1)
 279
 280 #define PXP_ILT_PAGE_SIZE_NUM_BITS_MIN  12
 281 #define PXP_ILT_BLOCK_FACTOR_MULTIPLIER 1024
 282
 283 /* ILT Records */
 284 #define PXP_NUM_ILT_RECORDS_BB 7600
 285 #define PXP_NUM_ILT_RECORDS_K2 11000
 286 #define MAX_NUM_ILT_RECORDS MAX(PXP_NUM_ILT_RECORDS_BB, PXP_NUM_ILT_RECORDS_K2)
 287
 288 /******************/
 289 /* PBF CONSTANTS  */
 290 /******************/
 291
 292 /* Number of PBF command queue lines. Each line is 32B. */
 293 #define PBF_MAX_CMD_LINES 3328
 294
 295 /* Number of BTB blocks. Each block is 256B. */
 296 #define BTB_MAX_BLOCKS 1440
 297
 298 /*****************/
 299 /* PRS CONSTANTS */
 300 /*****************/
 301
 302 /* Async data KCQ CQE */
 303 struct async_data {
 304         __le32  cid;
 305         __le16  itid;
 306         u8      error_code;
 307         u8      fw_debug_param;
 308 };
 309
 310 struct regpair {
 311         __le32 lo /* low word for reg-pair */;
 312         __le32 hi /* high word for reg-pair */;
 313 };
 314
 315 struct vf_pf_channel_eqe_data {
 316         struct regpair msg_addr /* VF-PF message address */;
 317 };
 318
 319 struct iscsi_eqe_data {
 320         __le32 cid /* Context ID of the connection */;
 321         __le16 conn_id
 322             /* Task Id of the task (for error that happened on a a task) */;
 323         u8 error_code;
 324         u8 reserved0;
 325 };
 326
 327 /*
 328  * Event Ring malicious VF data
 329  */
 330 struct malicious_vf_eqe_data {
 331         u8 vf_id /* Malicious VF ID */; /* WARNING:CAMELCASE */
 332         u8 err_id /* Malicious VF error */;
 333         __le16 reserved[3];
 334 };
 335
 336 /*
 337  * Event Ring initial cleanup data
 338  */
 339 struct initial_cleanup_eqe_data {
 340         u8 vf_id /* VF ID */; /* WARNING:CAMELCASE */
 341         u8 reserved[7];
 342 };
 343
 344
 345 union event_ring_data {
 346         u8 bytes[8] /* Byte Array */;
 347         struct vf_pf_channel_eqe_data vf_pf_channel /* VF-PF Channel data */;
 348         struct iscsi_eqe_data iscsi_info /* Dedicated fields to iscsi data */;
 349         struct regpair roce_handle /* WARNING:CAMELCASE */
 350             /* Dedicated field for RoCE affiliated asynchronous error */;
 351         struct malicious_vf_eqe_data malicious_vf /* Malicious VF data */;
 352         struct initial_cleanup_eqe_data vf_init_cleanup
 353             /* VF Initial Cleanup data */;
 354 };
 355 /* Event Ring Entry */
 356 struct event_ring_entry {
 357         u8                      protocol_id;
 358         u8                      opcode;
 359         __le16                  reserved0;
 360         __le16                  echo;
 361         u8                      fw_return_code;
 362         u8                      flags;
 363 #define EVENT_RING_ENTRY_ASYNC_MASK      0x1
 364 #define EVENT_RING_ENTRY_ASYNC_SHIFT     0
 365 #define EVENT_RING_ENTRY_RESERVED1_MASK  0x7F
 366 #define EVENT_RING_ENTRY_RESERVED1_SHIFT 1
 367         union event_ring_data   data;
 368 };
 369
 370 /* Multi function mode */
 371 enum mf_mode {
 372         SF,
 373         MF_OVLAN,
 374         MF_NPAR,
 375         MAX_MF_MODE
 376 };
 377
 378 /* Per-protocol connection types */
 379 enum protocol_type {
 380         PROTOCOLID_ISCSI /* iSCSI */,
 381         PROTOCOLID_FCOE /* FCoE */,
 382         PROTOCOLID_ROCE /* RoCE */,
 383         PROTOCOLID_CORE /* Core (light L2, slow path core) */,
 384         PROTOCOLID_ETH /* Ethernet */,
 385         PROTOCOLID_IWARP /* iWARP */,
 386         PROTOCOLID_TOE /* TOE */,
 387         PROTOCOLID_PREROCE /* Pre (tapeout) RoCE */,
 388         PROTOCOLID_COMMON /* ProtocolCommon */,
 389         PROTOCOLID_TCP /* TCP */,
 390         MAX_PROTOCOL_TYPE
 391 };
 392
 393 /* status block structure */
 394 struct cau_pi_entry {
 395         u32 prod;
 396 #define CAU_PI_ENTRY_PROD_VAL_MASK    0xFFFF
 397 #define CAU_PI_ENTRY_PROD_VAL_SHIFT   0
 398 #define CAU_PI_ENTRY_PI_TIMESET_MASK  0x7F
 399 #define CAU_PI_ENTRY_PI_TIMESET_SHIFT 16
 400 #define CAU_PI_ENTRY_FSM_SEL_MASK     0x1
 401 #define CAU_PI_ENTRY_FSM_SEL_SHIFT    23
 402 #define CAU_PI_ENTRY_RESERVED_MASK    0xFF
 403 #define CAU_PI_ENTRY_RESERVED_SHIFT   24
 404 };
 405
 406 /* status block structure */
 407 struct cau_sb_entry {
 408         u32 data;
 409 #define CAU_SB_ENTRY_SB_PROD_MASK      0xFFFFFF
 410 #define CAU_SB_ENTRY_SB_PROD_SHIFT     0
 411 #define CAU_SB_ENTRY_STATE0_MASK       0xF
 412 #define CAU_SB_ENTRY_STATE0_SHIFT      24
 413 #define CAU_SB_ENTRY_STATE1_MASK       0xF
 414 #define CAU_SB_ENTRY_STATE1_SHIFT      28
 415         u32 params;
 416 #define CAU_SB_ENTRY_SB_TIMESET0_MASK  0x7F
 417 #define CAU_SB_ENTRY_SB_TIMESET0_SHIFT 0
 418 #define CAU_SB_ENTRY_SB_TIMESET1_MASK  0x7F
 419 #define CAU_SB_ENTRY_SB_TIMESET1_SHIFT 7
 420 #define CAU_SB_ENTRY_TIMER_RES0_MASK   0x3
 421 #define CAU_SB_ENTRY_TIMER_RES0_SHIFT  14
 422 #define CAU_SB_ENTRY_TIMER_RES1_MASK   0x3
 423 #define CAU_SB_ENTRY_TIMER_RES1_SHIFT  16
 424 #define CAU_SB_ENTRY_VF_NUMBER_MASK    0xFF
 425 #define CAU_SB_ENTRY_VF_NUMBER_SHIFT   18
 426 #define CAU_SB_ENTRY_VF_VALID_MASK     0x1
 427 #define CAU_SB_ENTRY_VF_VALID_SHIFT    26
 428 #define CAU_SB_ENTRY_PF_NUMBER_MASK    0xF
 429 #define CAU_SB_ENTRY_PF_NUMBER_SHIFT   27
 430 #define CAU_SB_ENTRY_TPH_MASK          0x1
 431 #define CAU_SB_ENTRY_TPH_SHIFT         31
 432 };
 433
 434 /* core doorbell data */
 435 struct core_db_data {
 436         u8 params;
 437 #define CORE_DB_DATA_DEST_MASK         0x3
 438 #define CORE_DB_DATA_DEST_SHIFT        0
 439 #define CORE_DB_DATA_AGG_CMD_MASK      0x3
 440 #define CORE_DB_DATA_AGG_CMD_SHIFT     2
 441 #define CORE_DB_DATA_BYPASS_EN_MASK    0x1
 442 #define CORE_DB_DATA_BYPASS_EN_SHIFT   4
 443 #define CORE_DB_DATA_RESERVED_MASK     0x1
 444 #define CORE_DB_DATA_RESERVED_SHIFT    5
 445 #define CORE_DB_DATA_AGG_VAL_SEL_MASK  0x3
 446 #define CORE_DB_DATA_AGG_VAL_SEL_SHIFT 6
 447         u8      agg_flags;
 448         __le16  spq_prod;
 449 };
 450
 451 /* Enum of doorbell aggregative command selection */
 452 enum db_agg_cmd_sel {
 453         DB_AGG_CMD_NOP,
 454         DB_AGG_CMD_SET,
 455         DB_AGG_CMD_ADD,
 456         DB_AGG_CMD_MAX,
 457         MAX_DB_AGG_CMD_SEL
 458 };
 459
 460 /* Enum of doorbell destination */
 461 enum db_dest {
 462         DB_DEST_XCM,
 463         DB_DEST_UCM,
 464         DB_DEST_TCM,
 465         DB_NUM_DESTINATIONS,
 466         MAX_DB_DEST
 467 };
 468
 469 /* Structure for doorbell address, in legacy mode */
 470 struct db_legacy_addr {
 471         __le32 addr;
 472 #define DB_LEGACY_ADDR_RESERVED0_MASK  0x3
 473 #define DB_LEGACY_ADDR_RESERVED0_SHIFT 0
 474 #define DB_LEGACY_ADDR_DEMS_MASK       0x7
 475 #define DB_LEGACY_ADDR_DEMS_SHIFT      2
 476 #define DB_LEGACY_ADDR_ICID_MASK       0x7FFFFFF
 477 #define DB_LEGACY_ADDR_ICID_SHIFT      5
 478 };
 479
 480 /* Igu interrupt command */
 481 enum igu_int_cmd {
 482         IGU_INT_ENABLE  = 0,
 483         IGU_INT_DISABLE = 1,
 484         IGU_INT_NOP     = 2,
 485         IGU_INT_NOP2    = 3,
 486         MAX_IGU_INT_CMD
 487 };
 488
 489 /* IGU producer or consumer update command */
 490 struct igu_prod_cons_update {
 491         u32 sb_id_and_flags;
 492 #define IGU_PROD_CONS_UPDATE_SB_INDEX_MASK        0xFFFFFF
 493 #define IGU_PROD_CONS_UPDATE_SB_INDEX_SHIFT       0
 494 #define IGU_PROD_CONS_UPDATE_UPDATE_FLAG_MASK     0x1
 495 #define IGU_PROD_CONS_UPDATE_UPDATE_FLAG_SHIFT    24
 496 #define IGU_PROD_CONS_UPDATE_ENABLE_INT_MASK      0x3
 497 #define IGU_PROD_CONS_UPDATE_ENABLE_INT_SHIFT     25
 498 #define IGU_PROD_CONS_UPDATE_SEGMENT_ACCESS_MASK  0x1
 499 #define IGU_PROD_CONS_UPDATE_SEGMENT_ACCESS_SHIFT 27
 500 #define IGU_PROD_CONS_UPDATE_TIMER_MASK_MASK      0x1
 501 #define IGU_PROD_CONS_UPDATE_TIMER_MASK_SHIFT     28
 502 #define IGU_PROD_CONS_UPDATE_RESERVED0_MASK       0x3
 503 #define IGU_PROD_CONS_UPDATE_RESERVED0_SHIFT      29
 504 #define IGU_PROD_CONS_UPDATE_COMMAND_TYPE_MASK    0x1
 505 #define IGU_PROD_CONS_UPDATE_COMMAND_TYPE_SHIFT   31
 506         u32 reserved1;
 507 };
 508
 509 /* Igu segments access for default status block only */
 510 enum igu_seg_access {
 511         IGU_SEG_ACCESS_REG      = 0,
 512         IGU_SEG_ACCESS_ATTN     = 1,
 513         MAX_IGU_SEG_ACCESS
 514 };
 515
 516 struct parsing_and_err_flags {
 517         __le16 flags;
 518 #define PARSING_AND_ERR_FLAGS_L3TYPE_MASK                      0x3
 519 #define PARSING_AND_ERR_FLAGS_L3TYPE_SHIFT                     0
 520 #define PARSING_AND_ERR_FLAGS_L4PROTOCOL_MASK                  0x3
 521 #define PARSING_AND_ERR_FLAGS_L4PROTOCOL_SHIFT                 2
 522 #define PARSING_AND_ERR_FLAGS_IPV4FRAG_MASK                    0x1
 523 #define PARSING_AND_ERR_FLAGS_IPV4FRAG_SHIFT                   4
 524 #define PARSING_AND_ERR_FLAGS_TAG8021QEXIST_MASK               0x1
 525 #define PARSING_AND_ERR_FLAGS_TAG8021QEXIST_SHIFT              5
 526 #define PARSING_AND_ERR_FLAGS_L4CHKSMWASCALCULATED_MASK        0x1
 527 #define PARSING_AND_ERR_FLAGS_L4CHKSMWASCALCULATED_SHIFT       6
 528 #define PARSING_AND_ERR_FLAGS_TIMESYNCPKT_MASK                 0x1
 529 #define PARSING_AND_ERR_FLAGS_TIMESYNCPKT_SHIFT                7
 530 #define PARSING_AND_ERR_FLAGS_TIMESTAMPRECORDED_MASK           0x1
 531 #define PARSING_AND_ERR_FLAGS_TIMESTAMPRECORDED_SHIFT          8
 532 #define PARSING_AND_ERR_FLAGS_IPHDRERROR_MASK                  0x1
 533 #define PARSING_AND_ERR_FLAGS_IPHDRERROR_SHIFT                 9
 534 #define PARSING_AND_ERR_FLAGS_L4CHKSMERROR_MASK                0x1
 535 #define PARSING_AND_ERR_FLAGS_L4CHKSMERROR_SHIFT               10
 536 #define PARSING_AND_ERR_FLAGS_TUNNELEXIST_MASK                 0x1
 537 #define PARSING_AND_ERR_FLAGS_TUNNELEXIST_SHIFT                11
 538 #define PARSING_AND_ERR_FLAGS_TUNNEL8021QTAGEXIST_MASK         0x1
 539 #define PARSING_AND_ERR_FLAGS_TUNNEL8021QTAGEXIST_SHIFT        12
 540 #define PARSING_AND_ERR_FLAGS_TUNNELIPHDRERROR_MASK            0x1
 541 #define PARSING_AND_ERR_FLAGS_TUNNELIPHDRERROR_SHIFT           13
 542 #define PARSING_AND_ERR_FLAGS_TUNNELL4CHKSMWASCALCULATED_MASK  0x1
 543 #define PARSING_AND_ERR_FLAGS_TUNNELL4CHKSMWASCALCULATED_SHIFT 14
 544 #define PARSING_AND_ERR_FLAGS_TUNNELL4CHKSMERROR_MASK          0x1
 545 #define PARSING_AND_ERR_FLAGS_TUNNELL4CHKSMERROR_SHIFT         15
 546 };
 547
 548 /* Concrete Function ID. */
 549 struct pxp_concrete_fid {
 550         __le16 fid;
 551 #define PXP_CONCRETE_FID_PFID_MASK     0xF
 552 #define PXP_CONCRETE_FID_PFID_SHIFT    0
 553 #define PXP_CONCRETE_FID_PORT_MASK     0x3
 554 #define PXP_CONCRETE_FID_PORT_SHIFT    4
 555 #define PXP_CONCRETE_FID_PATH_MASK     0x1
 556 #define PXP_CONCRETE_FID_PATH_SHIFT    6
 557 #define PXP_CONCRETE_FID_VFVALID_MASK  0x1
 558 #define PXP_CONCRETE_FID_VFVALID_SHIFT 7
 559 #define PXP_CONCRETE_FID_VFID_MASK     0xFF
 560 #define PXP_CONCRETE_FID_VFID_SHIFT    8
 561 };
 562
 563 struct pxp_pretend_concrete_fid {
 564         __le16 fid;
 565 #define PXP_PRETEND_CONCRETE_FID_PFID_MASK      0xF
 566 #define PXP_PRETEND_CONCRETE_FID_PFID_SHIFT     0
 567 #define PXP_PRETEND_CONCRETE_FID_RESERVED_MASK  0x7
 568 #define PXP_PRETEND_CONCRETE_FID_RESERVED_SHIFT 4
 569 #define PXP_PRETEND_CONCRETE_FID_VFVALID_MASK   0x1
 570 #define PXP_PRETEND_CONCRETE_FID_VFVALID_SHIFT  7
 571 #define PXP_PRETEND_CONCRETE_FID_VFID_MASK      0xFF
 572 #define PXP_PRETEND_CONCRETE_FID_VFID_SHIFT     8
 573 };
 574
 575 union pxp_pretend_fid {
 576         struct pxp_pretend_concrete_fid concrete_fid;
 577         __le16                          opaque_fid;
 578 };
 579
 580 /* Pxp Pretend Command Register. */
 581 struct pxp_pretend_cmd {
 582         union pxp_pretend_fid   fid;
 583         __le16                  control;
 584 #define PXP_PRETEND_CMD_PATH_MASK              0x1
 585 #define PXP_PRETEND_CMD_PATH_SHIFT             0
 586 #define PXP_PRETEND_CMD_USE_PORT_MASK          0x1
 587 #define PXP_PRETEND_CMD_USE_PORT_SHIFT         1
 588 #define PXP_PRETEND_CMD_PORT_MASK              0x3
 589 #define PXP_PRETEND_CMD_PORT_SHIFT             2
 590 #define PXP_PRETEND_CMD_RESERVED0_MASK         0xF
 591 #define PXP_PRETEND_CMD_RESERVED0_SHIFT        4
 592 #define PXP_PRETEND_CMD_RESERVED1_MASK         0xF
 593 #define PXP_PRETEND_CMD_RESERVED1_SHIFT        8
 594 #define PXP_PRETEND_CMD_PRETEND_PATH_MASK      0x1
 595 #define PXP_PRETEND_CMD_PRETEND_PATH_SHIFT     12
 596 #define PXP_PRETEND_CMD_PRETEND_PORT_MASK      0x1
 597 #define PXP_PRETEND_CMD_PRETEND_PORT_SHIFT     13
 598 #define PXP_PRETEND_CMD_PRETEND_FUNCTION_MASK  0x1
 599 #define PXP_PRETEND_CMD_PRETEND_FUNCTION_SHIFT 14
 600 #define PXP_PRETEND_CMD_IS_CONCRETE_MASK       0x1
 601 #define PXP_PRETEND_CMD_IS_CONCRETE_SHIFT      15
 602 };
 603
 604 /* PTT Record in PXP Admin Window. */
 605 struct pxp_ptt_entry {
 606         __le32                  offset;
 607 #define PXP_PTT_ENTRY_OFFSET_MASK     0x7FFFFF
 608 #define PXP_PTT_ENTRY_OFFSET_SHIFT    0
 609 #define PXP_PTT_ENTRY_RESERVED0_MASK  0x1FF
 610 #define PXP_PTT_ENTRY_RESERVED0_SHIFT 23
 611         struct pxp_pretend_cmd  pretend;
 612 };
 613
 614 /* RSS hash type */
 615 enum rss_hash_type {
 616         RSS_HASH_TYPE_DEFAULT   = 0,
 617         RSS_HASH_TYPE_IPV4      = 1,
 618         RSS_HASH_TYPE_TCP_IPV4  = 2,
 619         RSS_HASH_TYPE_IPV6      = 3,
 620         RSS_HASH_TYPE_TCP_IPV6  = 4,
 621         RSS_HASH_TYPE_UDP_IPV4  = 5,
 622         RSS_HASH_TYPE_UDP_IPV6  = 6,
 623         MAX_RSS_HASH_TYPE
 624 };
 625
 626 /* status block structure */
 627 struct status_block {
 628         __le16  pi_array[PIS_PER_SB];
 629         __le32  sb_num;
 630 #define STATUS_BLOCK_SB_NUM_MASK      0x1FF
 631 #define STATUS_BLOCK_SB_NUM_SHIFT     0
 632 #define STATUS_BLOCK_ZERO_PAD_MASK    0x7F
 633 #define STATUS_BLOCK_ZERO_PAD_SHIFT   9
 634 #define STATUS_BLOCK_ZERO_PAD2_MASK   0xFFFF
 635 #define STATUS_BLOCK_ZERO_PAD2_SHIFT  16
 636         __le32 prod_index;
 637 #define STATUS_BLOCK_PROD_INDEX_MASK  0xFFFFFF
 638 #define STATUS_BLOCK_PROD_INDEX_SHIFT 0
 639 #define STATUS_BLOCK_ZERO_PAD3_MASK   0xFF
 640 #define STATUS_BLOCK_ZERO_PAD3_SHIFT  24
 641 };
 642
 643 /* @DPDK */
 644 #define X_FINAL_CLEANUP_AGG_INT  1
 645 #define SDM_COMP_TYPE_AGG_INT 2
 646 #define MAX_NUM_LL2_RX_QUEUES 32
 647 #define QM_PQ_ELEMENT_SIZE 4
 648 #define PXP_VF_BAR0_START_IGU 0
 649 #define EAGLE_ENG1_WORKAROUND_NIG_FLOWCTRL_MODE 3
 650
 651 #define TSTORM_QZONE_SIZE 8
 652 #define MSTORM_QZONE_SIZE 16
 653 #define USTORM_QZONE_SIZE 8
 654 #define XSTORM_QZONE_SIZE 0
 655 #define YSTORM_QZONE_SIZE 8
 656 #define PSTORM_QZONE_SIZE 0
 657
 658 /* VF BAR */
 659 #define PXP_VF_BAR0 0
 660
 661 #define PXP_VF_BAR0_START_GRC           0x3E00
 662 #define PXP_VF_BAR0_GRC_LENGTH          0x200
 663 #define PXP_VF_BAR0_END_GRC \
 664 (PXP_VF_BAR0_START_GRC + PXP_VF_BAR0_GRC_LENGTH - 1)
 665
 666 #define PXP_VF_BAR0_START_IGU           0
 667 #define PXP_VF_BAR0_IGU_LENGTH          0x3000
 668 #define PXP_VF_BAR0_END_IGU \
 669 (PXP_VF_BAR0_START_IGU + PXP_VF_BAR0_IGU_LENGTH - 1)
 670
 671 #define PXP_VF_BAR0_START_DQ            0x3000
 672 #define PXP_VF_BAR0_DQ_LENGTH           0x200
 673 #define PXP_VF_BAR0_DQ_OPAQUE_OFFSET    0
 674 #define PXP_VF_BAR0_ME_OPAQUE_ADDRESS \
 675 (PXP_VF_BAR0_START_DQ + PXP_VF_BAR0_DQ_OPAQUE_OFFSET)
 676 #define PXP_VF_BAR0_ME_CONCRETE_ADDRESS \
 677 (PXP_VF_BAR0_ME_OPAQUE_ADDRESS + 4)
 678 #define PXP_VF_BAR0_END_DQ \
 679 (PXP_VF_BAR0_START_DQ + PXP_VF_BAR0_DQ_LENGTH - 1)
 680
 681 #define PXP_VF_BAR0_START_TSDM_ZONE_B   0x3200
 682 #define PXP_VF_BAR0_SDM_LENGTH_ZONE_B   0x200
 683 #define PXP_VF_BAR0_END_TSDM_ZONE_B \
 684 (PXP_VF_BAR0_START_TSDM_ZONE_B + PXP_VF_BAR0_SDM_LENGTH_ZONE_B - 1)
 685
 686 #define PXP_VF_BAR0_START_MSDM_ZONE_B   0x3400
 687 #define PXP_VF_BAR0_END_MSDM_ZONE_B \
 688 (PXP_VF_BAR0_START_MSDM_ZONE_B + PXP_VF_BAR0_SDM_LENGTH_ZONE_B - 1)
 689
 690 #define PXP_VF_BAR0_START_USDM_ZONE_B   0x3600
 691 #define PXP_VF_BAR0_END_USDM_ZONE_B \
 692 (PXP_VF_BAR0_START_USDM_ZONE_B + PXP_VF_BAR0_SDM_LENGTH_ZONE_B - 1)
 693
 694 #define PXP_VF_BAR0_START_XSDM_ZONE_B   0x3800
 695 #define PXP_VF_BAR0_END_XSDM_ZONE_B \
 696 (PXP_VF_BAR0_START_XSDM_ZONE_B + PXP_VF_BAR0_SDM_LENGTH_ZONE_B - 1)
 697
 698 #define PXP_VF_BAR0_START_YSDM_ZONE_B   0x3a00
 699 #define PXP_VF_BAR0_END_YSDM_ZONE_B \
 700 (PXP_VF_BAR0_START_YSDM_ZONE_B + PXP_VF_BAR0_SDM_LENGTH_ZONE_B - 1)
 701
 702 #define PXP_VF_BAR0_START_PSDM_ZONE_B   0x3c00
 703 #define PXP_VF_BAR0_END_PSDM_ZONE_B \
 704 (PXP_VF_BAR0_START_PSDM_ZONE_B + PXP_VF_BAR0_SDM_LENGTH_ZONE_B - 1)
 705
 706 #define PXP_VF_BAR0_START_SDM_ZONE_A    0x4000
 707 #define PXP_VF_BAR0_END_SDM_ZONE_A      0x10000
 708
 709 #define PXP_VF_BAR0_GRC_WINDOW_LENGTH   32
 710
 711 #define PXP_ILT_PAGE_SIZE_NUM_BITS_MIN  12
 712 #define PXP_ILT_BLOCK_FACTOR_MULTIPLIER 1024
 713
 714 #endif /* __COMMON_HSI__ */