drivers/net/qede/base/ecore_hsi_eth.h

   1 /*
   2  * Copyright (c) 2016 QLogic Corporation.
   3  * All rights reserved.
   4  * www.qlogic.com
   5  *
   6  * See LICENSE.qede_pmd for copyright and licensing details.
   7  */
   8
   9 #ifndef __ECORE_HSI_ETH__
  10 #define __ECORE_HSI_ETH__
  11 /************************************************************************/
  12 /* Add include to common eth target for both eCore and protocol driver */
  13 /************************************************************************/
  14 #include "eth_common.h"
  15
  16 /*
  17  * The eth storm context for the Tstorm
  18  */
  19 struct tstorm_eth_conn_st_ctx {
  20         __le32 reserved[4];
  21 };
  22
  23 /*
  24  * The eth storm context for the Pstorm
  25  */
  26 struct pstorm_eth_conn_st_ctx {
  27         __le32 reserved[8];
  28 };
  29
  30 /*
  31  * The eth storm context for the Xstorm
  32  */
  33 struct xstorm_eth_conn_st_ctx {
  34         __le32 reserved[60];
  35 };
  36
  37 struct e4_xstorm_eth_conn_ag_ctx {
  38         u8 reserved0 /* cdu_validation */;
  39         u8 eth_state /* state */;
  40         u8 flags0;
  41 /* exist_in_qm0 */
  42 #define E4_XSTORM_ETH_CONN_AG_CTX_EXIST_IN_QM0_MASK            0x1
  43 #define E4_XSTORM_ETH_CONN_AG_CTX_EXIST_IN_QM0_SHIFT           0
  44 /* exist_in_qm1 */
  45 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED1_MASK               0x1
  46 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED1_SHIFT              1
  47 /* exist_in_qm2 */
  48 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED2_MASK               0x1
  49 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED2_SHIFT              2
  50 /* exist_in_qm3 */
  51 #define E4_XSTORM_ETH_CONN_AG_CTX_EXIST_IN_QM3_MASK            0x1
  52 #define E4_XSTORM_ETH_CONN_AG_CTX_EXIST_IN_QM3_SHIFT           3
  53 /* bit4 */
  54 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED3_MASK               0x1
  55 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED3_SHIFT              4
  56 /* cf_array_active */
  57 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED4_MASK               0x1
  58 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED4_SHIFT              5
  59 /* bit6 */
  60 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED5_MASK               0x1
  61 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED5_SHIFT              6
  62 /* bit7 */
  63 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED6_MASK               0x1
  64 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED6_SHIFT              7
  65         u8 flags1;
  66 /* bit8 */
  67 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED7_MASK               0x1
  68 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED7_SHIFT              0
  69 /* bit9 */
  70 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED8_MASK               0x1
  71 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED8_SHIFT              1
  72 /* bit10 */
  73 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED9_MASK               0x1
  74 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED9_SHIFT              2
  75 /* bit11 */
  76 #define E4_XSTORM_ETH_CONN_AG_CTX_BIT11_MASK                   0x1
  77 #define E4_XSTORM_ETH_CONN_AG_CTX_BIT11_SHIFT                  3
  78 /* bit12 */
  79 #define E4_XSTORM_ETH_CONN_AG_CTX_BIT12_MASK                   0x1
  80 #define E4_XSTORM_ETH_CONN_AG_CTX_BIT12_SHIFT                  4
  81 /* bit13 */
  82 #define E4_XSTORM_ETH_CONN_AG_CTX_BIT13_MASK                   0x1
  83 #define E4_XSTORM_ETH_CONN_AG_CTX_BIT13_SHIFT                  5
  84 /* bit14 */
  85 #define E4_XSTORM_ETH_CONN_AG_CTX_TX_RULE_ACTIVE_MASK          0x1
  86 #define E4_XSTORM_ETH_CONN_AG_CTX_TX_RULE_ACTIVE_SHIFT         6
  87 /* bit15 */
  88 #define E4_XSTORM_ETH_CONN_AG_CTX_DQ_CF_ACTIVE_MASK            0x1
  89 #define E4_XSTORM_ETH_CONN_AG_CTX_DQ_CF_ACTIVE_SHIFT           7
  90         u8 flags2;
  91 /* timer0cf */
  92 #define E4_XSTORM_ETH_CONN_AG_CTX_CF0_MASK                     0x3
  93 #define E4_XSTORM_ETH_CONN_AG_CTX_CF0_SHIFT                    0
  94 /* timer1cf */
  95 #define E4_XSTORM_ETH_CONN_AG_CTX_CF1_MASK                     0x3
  96 #define E4_XSTORM_ETH_CONN_AG_CTX_CF1_SHIFT                    2
  97 /* timer2cf */
  98 #define E4_XSTORM_ETH_CONN_AG_CTX_CF2_MASK                     0x3
  99 #define E4_XSTORM_ETH_CONN_AG_CTX_CF2_SHIFT                    4
 100 /* timer_stop_all */
 101 #define E4_XSTORM_ETH_CONN_AG_CTX_CF3_MASK                     0x3
 102 #define E4_XSTORM_ETH_CONN_AG_CTX_CF3_SHIFT                    6
 103         u8 flags3;
 104 /* cf4 */
 105 #define E4_XSTORM_ETH_CONN_AG_CTX_CF4_MASK                     0x3
 106 #define E4_XSTORM_ETH_CONN_AG_CTX_CF4_SHIFT                    0
 107 /* cf5 */
 108 #define E4_XSTORM_ETH_CONN_AG_CTX_CF5_MASK                     0x3
 109 #define E4_XSTORM_ETH_CONN_AG_CTX_CF5_SHIFT                    2
 110 /* cf6 */
 111 #define E4_XSTORM_ETH_CONN_AG_CTX_CF6_MASK                     0x3
 112 #define E4_XSTORM_ETH_CONN_AG_CTX_CF6_SHIFT                    4
 113 /* cf7 */
 114 #define E4_XSTORM_ETH_CONN_AG_CTX_CF7_MASK                     0x3
 115 #define E4_XSTORM_ETH_CONN_AG_CTX_CF7_SHIFT                    6
 116         u8 flags4;
 117 /* cf8 */
 118 #define E4_XSTORM_ETH_CONN_AG_CTX_CF8_MASK                     0x3
 119 #define E4_XSTORM_ETH_CONN_AG_CTX_CF8_SHIFT                    0
 120 /* cf9 */
 121 #define E4_XSTORM_ETH_CONN_AG_CTX_CF9_MASK                     0x3
 122 #define E4_XSTORM_ETH_CONN_AG_CTX_CF9_SHIFT                    2
 123 /* cf10 */
 124 #define E4_XSTORM_ETH_CONN_AG_CTX_CF10_MASK                    0x3
 125 #define E4_XSTORM_ETH_CONN_AG_CTX_CF10_SHIFT                   4
 126 /* cf11 */
 127 #define E4_XSTORM_ETH_CONN_AG_CTX_CF11_MASK                    0x3
 128 #define E4_XSTORM_ETH_CONN_AG_CTX_CF11_SHIFT                   6
 129         u8 flags5;
 130 /* cf12 */
 131 #define E4_XSTORM_ETH_CONN_AG_CTX_CF12_MASK                    0x3
 132 #define E4_XSTORM_ETH_CONN_AG_CTX_CF12_SHIFT                   0
 133 /* cf13 */
 134 #define E4_XSTORM_ETH_CONN_AG_CTX_CF13_MASK                    0x3
 135 #define E4_XSTORM_ETH_CONN_AG_CTX_CF13_SHIFT                   2
 136 /* cf14 */
 137 #define E4_XSTORM_ETH_CONN_AG_CTX_CF14_MASK                    0x3
 138 #define E4_XSTORM_ETH_CONN_AG_CTX_CF14_SHIFT                   4
 139 /* cf15 */
 140 #define E4_XSTORM_ETH_CONN_AG_CTX_CF15_MASK                    0x3
 141 #define E4_XSTORM_ETH_CONN_AG_CTX_CF15_SHIFT                   6
 142         u8 flags6;
 143 /* cf16 */
 144 #define E4_XSTORM_ETH_CONN_AG_CTX_GO_TO_BD_CONS_CF_MASK        0x3
 145 #define E4_XSTORM_ETH_CONN_AG_CTX_GO_TO_BD_CONS_CF_SHIFT       0
 146 /* cf_array_cf */
 147 #define E4_XSTORM_ETH_CONN_AG_CTX_MULTI_UNICAST_CF_MASK        0x3
 148 #define E4_XSTORM_ETH_CONN_AG_CTX_MULTI_UNICAST_CF_SHIFT       2
 149 /* cf18 */
 150 #define E4_XSTORM_ETH_CONN_AG_CTX_DQ_CF_MASK                   0x3
 151 #define E4_XSTORM_ETH_CONN_AG_CTX_DQ_CF_SHIFT                  4
 152 /* cf19 */
 153 #define E4_XSTORM_ETH_CONN_AG_CTX_TERMINATE_CF_MASK            0x3
 154 #define E4_XSTORM_ETH_CONN_AG_CTX_TERMINATE_CF_SHIFT           6
 155         u8 flags7;
 156 /* cf20 */
 157 #define E4_XSTORM_ETH_CONN_AG_CTX_FLUSH_Q0_MASK                0x3
 158 #define E4_XSTORM_ETH_CONN_AG_CTX_FLUSH_Q0_SHIFT               0
 159 /* cf21 */
 160 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED10_MASK              0x3
 161 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED10_SHIFT             2
 162 /* cf22 */
 163 #define E4_XSTORM_ETH_CONN_AG_CTX_SLOW_PATH_MASK               0x3
 164 #define E4_XSTORM_ETH_CONN_AG_CTX_SLOW_PATH_SHIFT              4
 165 /* cf0en */
 166 #define E4_XSTORM_ETH_CONN_AG_CTX_CF0EN_MASK                   0x1
 167 #define E4_XSTORM_ETH_CONN_AG_CTX_CF0EN_SHIFT                  6
 168 /* cf1en */
 169 #define E4_XSTORM_ETH_CONN_AG_CTX_CF1EN_MASK                   0x1
 170 #define E4_XSTORM_ETH_CONN_AG_CTX_CF1EN_SHIFT                  7
 171         u8 flags8;
 172 /* cf2en */
 173 #define E4_XSTORM_ETH_CONN_AG_CTX_CF2EN_MASK                   0x1
 174 #define E4_XSTORM_ETH_CONN_AG_CTX_CF2EN_SHIFT                  0
 175 /* cf3en */
 176 #define E4_XSTORM_ETH_CONN_AG_CTX_CF3EN_MASK                   0x1
 177 #define E4_XSTORM_ETH_CONN_AG_CTX_CF3EN_SHIFT                  1
 178 /* cf4en */
 179 #define E4_XSTORM_ETH_CONN_AG_CTX_CF4EN_MASK                   0x1
 180 #define E4_XSTORM_ETH_CONN_AG_CTX_CF4EN_SHIFT                  2
 181 /* cf5en */
 182 #define E4_XSTORM_ETH_CONN_AG_CTX_CF5EN_MASK                   0x1
 183 #define E4_XSTORM_ETH_CONN_AG_CTX_CF5EN_SHIFT                  3
 184 /* cf6en */
 185 #define E4_XSTORM_ETH_CONN_AG_CTX_CF6EN_MASK                   0x1
 186 #define E4_XSTORM_ETH_CONN_AG_CTX_CF6EN_SHIFT                  4
 187 /* cf7en */
 188 #define E4_XSTORM_ETH_CONN_AG_CTX_CF7EN_MASK                   0x1
 189 #define E4_XSTORM_ETH_CONN_AG_CTX_CF7EN_SHIFT                  5
 190 /* cf8en */
 191 #define E4_XSTORM_ETH_CONN_AG_CTX_CF8EN_MASK                   0x1
 192 #define E4_XSTORM_ETH_CONN_AG_CTX_CF8EN_SHIFT                  6
 193 /* cf9en */
 194 #define E4_XSTORM_ETH_CONN_AG_CTX_CF9EN_MASK                   0x1
 195 #define E4_XSTORM_ETH_CONN_AG_CTX_CF9EN_SHIFT                  7
 196         u8 flags9;
 197 /* cf10en */
 198 #define E4_XSTORM_ETH_CONN_AG_CTX_CF10EN_MASK                  0x1
 199 #define E4_XSTORM_ETH_CONN_AG_CTX_CF10EN_SHIFT                 0
 200 /* cf11en */
 201 #define E4_XSTORM_ETH_CONN_AG_CTX_CF11EN_MASK                  0x1
 202 #define E4_XSTORM_ETH_CONN_AG_CTX_CF11EN_SHIFT                 1
 203 /* cf12en */
 204 #define E4_XSTORM_ETH_CONN_AG_CTX_CF12EN_MASK                  0x1
 205 #define E4_XSTORM_ETH_CONN_AG_CTX_CF12EN_SHIFT                 2
 206 /* cf13en */
 207 #define E4_XSTORM_ETH_CONN_AG_CTX_CF13EN_MASK                  0x1
 208 #define E4_XSTORM_ETH_CONN_AG_CTX_CF13EN_SHIFT                 3
 209 /* cf14en */
 210 #define E4_XSTORM_ETH_CONN_AG_CTX_CF14EN_MASK                  0x1
 211 #define E4_XSTORM_ETH_CONN_AG_CTX_CF14EN_SHIFT                 4
 212 /* cf15en */
 213 #define E4_XSTORM_ETH_CONN_AG_CTX_CF15EN_MASK                  0x1
 214 #define E4_XSTORM_ETH_CONN_AG_CTX_CF15EN_SHIFT                 5
 215 /* cf16en */
 216 #define E4_XSTORM_ETH_CONN_AG_CTX_GO_TO_BD_CONS_CF_EN_MASK     0x1
 217 #define E4_XSTORM_ETH_CONN_AG_CTX_GO_TO_BD_CONS_CF_EN_SHIFT    6
 218 /* cf_array_cf_en */
 219 #define E4_XSTORM_ETH_CONN_AG_CTX_MULTI_UNICAST_CF_EN_MASK     0x1
 220 #define E4_XSTORM_ETH_CONN_AG_CTX_MULTI_UNICAST_CF_EN_SHIFT    7
 221         u8 flags10;
 222 /* cf18en */
 223 #define E4_XSTORM_ETH_CONN_AG_CTX_DQ_CF_EN_MASK                0x1
 224 #define E4_XSTORM_ETH_CONN_AG_CTX_DQ_CF_EN_SHIFT               0
 225 /* cf19en */
 226 #define E4_XSTORM_ETH_CONN_AG_CTX_TERMINATE_CF_EN_MASK         0x1
 227 #define E4_XSTORM_ETH_CONN_AG_CTX_TERMINATE_CF_EN_SHIFT        1
 228 /* cf20en */
 229 #define E4_XSTORM_ETH_CONN_AG_CTX_FLUSH_Q0_EN_MASK             0x1
 230 #define E4_XSTORM_ETH_CONN_AG_CTX_FLUSH_Q0_EN_SHIFT            2
 231 /* cf21en */
 232 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED11_MASK              0x1
 233 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED11_SHIFT             3
 234 /* cf22en */
 235 #define E4_XSTORM_ETH_CONN_AG_CTX_SLOW_PATH_EN_MASK            0x1
 236 #define E4_XSTORM_ETH_CONN_AG_CTX_SLOW_PATH_EN_SHIFT           4
 237 /* cf23en */
 238 #define E4_XSTORM_ETH_CONN_AG_CTX_TPH_ENABLE_EN_RESERVED_MASK  0x1
 239 #define E4_XSTORM_ETH_CONN_AG_CTX_TPH_ENABLE_EN_RESERVED_SHIFT 5
 240 /* rule0en */
 241 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED12_MASK              0x1
 242 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED12_SHIFT             6
 243 /* rule1en */
 244 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED13_MASK              0x1
 245 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED13_SHIFT             7
 246         u8 flags11;
 247 /* rule2en */
 248 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED14_MASK              0x1
 249 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED14_SHIFT             0
 250 /* rule3en */
 251 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED15_MASK              0x1
 252 #define E4_XSTORM_ETH_CONN_AG_CTX_RESERVED15_SHIFT             1
 253 /* rule4en */
 254 #define E4_XSTORM_ETH_CONN_AG_CTX_TX_DEC_RULE_EN_MASK          0x1
 255 #define E4_XSTORM_ETH_CONN_AG_CTX_TX_DEC_RULE_EN_SHIFT         2
 256 /* rule5en */
 257 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE5EN_MASK                 0x1
 258 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE5EN_SHIFT                3
 259 /* rule6en */
 260 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE6EN_MASK                 0x1
 261 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE6EN_SHIFT                4
 262 /* rule7en */
 263 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE7EN_MASK                 0x1
 264 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE7EN_SHIFT                5
 265 /* rule8en */
 266 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED1_MASK            0x1
 267 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED1_SHIFT           6
 268 /* rule9en */
 269 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE9EN_MASK                 0x1
 270 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE9EN_SHIFT                7
 271         u8 flags12;
 272 /* rule10en */
 273 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE10EN_MASK                0x1
 274 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE10EN_SHIFT               0
 275 /* rule11en */
 276 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE11EN_MASK                0x1
 277 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE11EN_SHIFT               1
 278 /* rule12en */
 279 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED2_MASK            0x1
 280 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED2_SHIFT           2
 281 /* rule13en */
 282 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED3_MASK            0x1
 283 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED3_SHIFT           3
 284 /* rule14en */
 285 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE14EN_MASK                0x1
 286 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE14EN_SHIFT               4
 287 /* rule15en */
 288 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE15EN_MASK                0x1
 289 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE15EN_SHIFT               5
 290 /* rule16en */
 291 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE16EN_MASK                0x1
 292 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE16EN_SHIFT               6
 293 /* rule17en */
 294 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE17EN_MASK                0x1
 295 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE17EN_SHIFT               7
 296         u8 flags13;
 297 /* rule18en */
 298 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE18EN_MASK                0x1
 299 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE18EN_SHIFT               0
 300 /* rule19en */
 301 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE19EN_MASK                0x1
 302 #define E4_XSTORM_ETH_CONN_AG_CTX_RULE19EN_SHIFT               1
 303 /* rule20en */
 304 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED4_MASK            0x1
 305 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED4_SHIFT           2
 306 /* rule21en */
 307 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED5_MASK            0x1
 308 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED5_SHIFT           3
 309 /* rule22en */
 310 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED6_MASK            0x1
 311 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED6_SHIFT           4
 312 /* rule23en */
 313 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED7_MASK            0x1
 314 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED7_SHIFT           5
 315 /* rule24en */
 316 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED8_MASK            0x1
 317 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED8_SHIFT           6
 318 /* rule25en */
 319 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED9_MASK            0x1
 320 #define E4_XSTORM_ETH_CONN_AG_CTX_A0_RESERVED9_SHIFT           7
 321         u8 flags14;
 322 /* bit16 */
 323 #define E4_XSTORM_ETH_CONN_AG_CTX_EDPM_USE_EXT_HDR_MASK        0x1
 324 #define E4_XSTORM_ETH_CONN_AG_CTX_EDPM_USE_EXT_HDR_SHIFT       0
 325 /* bit17 */
 326 #define E4_XSTORM_ETH_CONN_AG_CTX_EDPM_SEND_RAW_L3L4_MASK      0x1
 327 #define E4_XSTORM_ETH_CONN_AG_CTX_EDPM_SEND_RAW_L3L4_SHIFT     1
 328 /* bit18 */
 329 #define E4_XSTORM_ETH_CONN_AG_CTX_EDPM_INBAND_PROP_HDR_MASK    0x1
 330 #define E4_XSTORM_ETH_CONN_AG_CTX_EDPM_INBAND_PROP_HDR_SHIFT   2
 331 /* bit19 */
 332 #define E4_XSTORM_ETH_CONN_AG_CTX_EDPM_SEND_EXT_TUNNEL_MASK    0x1
 333 #define E4_XSTORM_ETH_CONN_AG_CTX_EDPM_SEND_EXT_TUNNEL_SHIFT   3
 334 /* bit20 */
 335 #define E4_XSTORM_ETH_CONN_AG_CTX_L2_EDPM_ENABLE_MASK          0x1
 336 #define E4_XSTORM_ETH_CONN_AG_CTX_L2_EDPM_ENABLE_SHIFT         4
 337 /* bit21 */
 338 #define E4_XSTORM_ETH_CONN_AG_CTX_ROCE_EDPM_ENABLE_MASK        0x1
 339 #define E4_XSTORM_ETH_CONN_AG_CTX_ROCE_EDPM_ENABLE_SHIFT       5
 340 /* cf23 */
 341 #define E4_XSTORM_ETH_CONN_AG_CTX_TPH_ENABLE_MASK              0x3
 342 #define E4_XSTORM_ETH_CONN_AG_CTX_TPH_ENABLE_SHIFT             6
 343         u8 edpm_event_id /* byte2 */;
 344         __le16 physical_q0 /* physical_q0 */;
 345         __le16 e5_reserved1 /* physical_q1 */;
 346         __le16 edpm_num_bds /* physical_q2 */;
 347         __le16 tx_bd_cons /* word3 */;
 348         __le16 tx_bd_prod /* word4 */;
 349         __le16 tx_class /* word5 */;
 350         __le16 conn_dpi /* conn_dpi */;
 351         u8 byte3 /* byte3 */;
 352         u8 byte4 /* byte4 */;
 353         u8 byte5 /* byte5 */;
 354         u8 byte6 /* byte6 */;
 355         __le32 reg0 /* reg0 */;
 356         __le32 reg1 /* reg1 */;
 357         __le32 reg2 /* reg2 */;
 358         __le32 reg3 /* reg3 */;
 359         __le32 reg4 /* reg4 */;
 360         __le32 reg5 /* cf_array0 */;
 361         __le32 reg6 /* cf_array1 */;
 362         __le16 word7 /* word7 */;
 363         __le16 word8 /* word8 */;
 364         __le16 word9 /* word9 */;
 365         __le16 word10 /* word10 */;
 366         __le32 reg7 /* reg7 */;
 367         __le32 reg8 /* reg8 */;
 368         __le32 reg9 /* reg9 */;
 369         u8 byte7 /* byte7 */;
 370         u8 byte8 /* byte8 */;
 371         u8 byte9 /* byte9 */;
 372         u8 byte10 /* byte10 */;
 373         u8 byte11 /* byte11 */;
 374         u8 byte12 /* byte12 */;
 375         u8 byte13 /* byte13 */;
 376         u8 byte14 /* byte14 */;
 377         u8 byte15 /* byte15 */;
 378         u8 e5_reserved /* e5_reserved */;
 379         __le16 word11 /* word11 */;
 380         __le32 reg10 /* reg10 */;
 381         __le32 reg11 /* reg11 */;
 382         __le32 reg12 /* reg12 */;
 383         __le32 reg13 /* reg13 */;
 384         __le32 reg14 /* reg14 */;
 385         __le32 reg15 /* reg15 */;
 386         __le32 reg16 /* reg16 */;
 387         __le32 reg17 /* reg17 */;
 388         __le32 reg18 /* reg18 */;
 389         __le32 reg19 /* reg19 */;
 390         __le16 word12 /* word12 */;
 391         __le16 word13 /* word13 */;
 392         __le16 word14 /* word14 */;
 393         __le16 word15 /* word15 */;
 394 };
 395
 396 /*
 397  * The eth storm context for the Ystorm
 398  */
 399 struct ystorm_eth_conn_st_ctx {
 400         __le32 reserved[8];
 401 };
 402
 403 struct e4_ystorm_eth_conn_ag_ctx {
 404         u8 byte0 /* cdu_validation */;
 405         u8 state /* state */;
 406         u8 flags0;
 407 /* exist_in_qm0 */
 408 #define E4_YSTORM_ETH_CONN_AG_CTX_BIT0_MASK                  0x1
 409 #define E4_YSTORM_ETH_CONN_AG_CTX_BIT0_SHIFT                 0
 410 /* exist_in_qm1 */
 411 #define E4_YSTORM_ETH_CONN_AG_CTX_BIT1_MASK                  0x1
 412 #define E4_YSTORM_ETH_CONN_AG_CTX_BIT1_SHIFT                 1
 413 #define E4_YSTORM_ETH_CONN_AG_CTX_TX_BD_CONS_UPD_CF_MASK     0x3 /* cf0 */
 414 #define E4_YSTORM_ETH_CONN_AG_CTX_TX_BD_CONS_UPD_CF_SHIFT    2
 415 #define E4_YSTORM_ETH_CONN_AG_CTX_PMD_TERMINATE_CF_MASK      0x3 /* cf1 */
 416 #define E4_YSTORM_ETH_CONN_AG_CTX_PMD_TERMINATE_CF_SHIFT     4
 417 #define E4_YSTORM_ETH_CONN_AG_CTX_CF2_MASK                   0x3 /* cf2 */
 418 #define E4_YSTORM_ETH_CONN_AG_CTX_CF2_SHIFT                  6
 419         u8 flags1;
 420 /* cf0en */
 421 #define E4_YSTORM_ETH_CONN_AG_CTX_TX_BD_CONS_UPD_CF_EN_MASK  0x1
 422 #define E4_YSTORM_ETH_CONN_AG_CTX_TX_BD_CONS_UPD_CF_EN_SHIFT 0
 423 /* cf1en */
 424 #define E4_YSTORM_ETH_CONN_AG_CTX_PMD_TERMINATE_CF_EN_MASK   0x1
 425 #define E4_YSTORM_ETH_CONN_AG_CTX_PMD_TERMINATE_CF_EN_SHIFT  1
 426 /* cf2en */
 427 #define E4_YSTORM_ETH_CONN_AG_CTX_CF2EN_MASK                 0x1
 428 #define E4_YSTORM_ETH_CONN_AG_CTX_CF2EN_SHIFT                2
 429 /* rule0en */
 430 #define E4_YSTORM_ETH_CONN_AG_CTX_RULE0EN_MASK               0x1
 431 #define E4_YSTORM_ETH_CONN_AG_CTX_RULE0EN_SHIFT              3
 432 /* rule1en */
 433 #define E4_YSTORM_ETH_CONN_AG_CTX_RULE1EN_MASK               0x1
 434 #define E4_YSTORM_ETH_CONN_AG_CTX_RULE1EN_SHIFT              4
 435 /* rule2en */
 436 #define E4_YSTORM_ETH_CONN_AG_CTX_RULE2EN_MASK               0x1
 437 #define E4_YSTORM_ETH_CONN_AG_CTX_RULE2EN_SHIFT              5
 438 /* rule3en */
 439 #define E4_YSTORM_ETH_CONN_AG_CTX_RULE3EN_MASK               0x1
 440 #define E4_YSTORM_ETH_CONN_AG_CTX_RULE3EN_SHIFT              6
 441 /* rule4en */
 442 #define E4_YSTORM_ETH_CONN_AG_CTX_RULE4EN_MASK               0x1
 443 #define E4_YSTORM_ETH_CONN_AG_CTX_RULE4EN_SHIFT              7
 444         u8 tx_q0_int_coallecing_timeset /* byte2 */;
 445         u8 byte3 /* byte3 */;
 446         __le16 word0 /* word0 */;
 447         __le32 terminate_spqe /* reg0 */;
 448         __le32 reg1 /* reg1 */;
 449         __le16 tx_bd_cons_upd /* word1 */;
 450         __le16 word2 /* word2 */;
 451         __le16 word3 /* word3 */;
 452         __le16 word4 /* word4 */;
 453         __le32 reg2 /* reg2 */;
 454         __le32 reg3 /* reg3 */;
 455 };
 456
 457 struct e4_tstorm_eth_conn_ag_ctx {
 458         u8 byte0 /* cdu_validation */;
 459         u8 byte1 /* state */;
 460         u8 flags0;
 461 #define E4_TSTORM_ETH_CONN_AG_CTX_BIT0_MASK      0x1 /* exist_in_qm0 */
 462 #define E4_TSTORM_ETH_CONN_AG_CTX_BIT0_SHIFT     0
 463 #define E4_TSTORM_ETH_CONN_AG_CTX_BIT1_MASK      0x1 /* exist_in_qm1 */
 464 #define E4_TSTORM_ETH_CONN_AG_CTX_BIT1_SHIFT     1
 465 #define E4_TSTORM_ETH_CONN_AG_CTX_BIT2_MASK      0x1 /* bit2 */
 466 #define E4_TSTORM_ETH_CONN_AG_CTX_BIT2_SHIFT     2
 467 #define E4_TSTORM_ETH_CONN_AG_CTX_BIT3_MASK      0x1 /* bit3 */
 468 #define E4_TSTORM_ETH_CONN_AG_CTX_BIT3_SHIFT     3
 469 #define E4_TSTORM_ETH_CONN_AG_CTX_BIT4_MASK      0x1 /* bit4 */
 470 #define E4_TSTORM_ETH_CONN_AG_CTX_BIT4_SHIFT     4
 471 #define E4_TSTORM_ETH_CONN_AG_CTX_BIT5_MASK      0x1 /* bit5 */
 472 #define E4_TSTORM_ETH_CONN_AG_CTX_BIT5_SHIFT     5
 473 #define E4_TSTORM_ETH_CONN_AG_CTX_CF0_MASK       0x3 /* timer0cf */
 474 #define E4_TSTORM_ETH_CONN_AG_CTX_CF0_SHIFT      6
 475         u8 flags1;
 476 #define E4_TSTORM_ETH_CONN_AG_CTX_CF1_MASK       0x3 /* timer1cf */
 477 #define E4_TSTORM_ETH_CONN_AG_CTX_CF1_SHIFT      0
 478 #define E4_TSTORM_ETH_CONN_AG_CTX_CF2_MASK       0x3 /* timer2cf */
 479 #define E4_TSTORM_ETH_CONN_AG_CTX_CF2_SHIFT      2
 480 #define E4_TSTORM_ETH_CONN_AG_CTX_CF3_MASK       0x3 /* timer_stop_all */
 481 #define E4_TSTORM_ETH_CONN_AG_CTX_CF3_SHIFT      4
 482 #define E4_TSTORM_ETH_CONN_AG_CTX_CF4_MASK       0x3 /* cf4 */
 483 #define E4_TSTORM_ETH_CONN_AG_CTX_CF4_SHIFT      6
 484         u8 flags2;
 485 #define E4_TSTORM_ETH_CONN_AG_CTX_CF5_MASK       0x3 /* cf5 */
 486 #define E4_TSTORM_ETH_CONN_AG_CTX_CF5_SHIFT      0
 487 #define E4_TSTORM_ETH_CONN_AG_CTX_CF6_MASK       0x3 /* cf6 */
 488 #define E4_TSTORM_ETH_CONN_AG_CTX_CF6_SHIFT      2
 489 #define E4_TSTORM_ETH_CONN_AG_CTX_CF7_MASK       0x3 /* cf7 */
 490 #define E4_TSTORM_ETH_CONN_AG_CTX_CF7_SHIFT      4
 491 #define E4_TSTORM_ETH_CONN_AG_CTX_CF8_MASK       0x3 /* cf8 */
 492 #define E4_TSTORM_ETH_CONN_AG_CTX_CF8_SHIFT      6
 493         u8 flags3;
 494 #define E4_TSTORM_ETH_CONN_AG_CTX_CF9_MASK       0x3 /* cf9 */
 495 #define E4_TSTORM_ETH_CONN_AG_CTX_CF9_SHIFT      0
 496 #define E4_TSTORM_ETH_CONN_AG_CTX_CF10_MASK      0x3 /* cf10 */
 497 #define E4_TSTORM_ETH_CONN_AG_CTX_CF10_SHIFT     2
 498 #define E4_TSTORM_ETH_CONN_AG_CTX_CF0EN_MASK     0x1 /* cf0en */
 499 #define E4_TSTORM_ETH_CONN_AG_CTX_CF0EN_SHIFT    4
 500 #define E4_TSTORM_ETH_CONN_AG_CTX_CF1EN_MASK     0x1 /* cf1en */
 501 #define E4_TSTORM_ETH_CONN_AG_CTX_CF1EN_SHIFT    5
 502 #define E4_TSTORM_ETH_CONN_AG_CTX_CF2EN_MASK     0x1 /* cf2en */
 503 #define E4_TSTORM_ETH_CONN_AG_CTX_CF2EN_SHIFT    6
 504 #define E4_TSTORM_ETH_CONN_AG_CTX_CF3EN_MASK     0x1 /* cf3en */
 505 #define E4_TSTORM_ETH_CONN_AG_CTX_CF3EN_SHIFT    7
 506         u8 flags4;
 507 #define E4_TSTORM_ETH_CONN_AG_CTX_CF4EN_MASK     0x1 /* cf4en */
 508 #define E4_TSTORM_ETH_CONN_AG_CTX_CF4EN_SHIFT    0
 509 #define E4_TSTORM_ETH_CONN_AG_CTX_CF5EN_MASK     0x1 /* cf5en */
 510 #define E4_TSTORM_ETH_CONN_AG_CTX_CF5EN_SHIFT    1
 511 #define E4_TSTORM_ETH_CONN_AG_CTX_CF6EN_MASK     0x1 /* cf6en */
 512 #define E4_TSTORM_ETH_CONN_AG_CTX_CF6EN_SHIFT    2
 513 #define E4_TSTORM_ETH_CONN_AG_CTX_CF7EN_MASK     0x1 /* cf7en */
 514 #define E4_TSTORM_ETH_CONN_AG_CTX_CF7EN_SHIFT    3
 515 #define E4_TSTORM_ETH_CONN_AG_CTX_CF8EN_MASK     0x1 /* cf8en */
 516 #define E4_TSTORM_ETH_CONN_AG_CTX_CF8EN_SHIFT    4
 517 #define E4_TSTORM_ETH_CONN_AG_CTX_CF9EN_MASK     0x1 /* cf9en */
 518 #define E4_TSTORM_ETH_CONN_AG_CTX_CF9EN_SHIFT    5
 519 #define E4_TSTORM_ETH_CONN_AG_CTX_CF10EN_MASK    0x1 /* cf10en */
 520 #define E4_TSTORM_ETH_CONN_AG_CTX_CF10EN_SHIFT   6
 521 #define E4_TSTORM_ETH_CONN_AG_CTX_RULE0EN_MASK   0x1 /* rule0en */
 522 #define E4_TSTORM_ETH_CONN_AG_CTX_RULE0EN_SHIFT  7
 523         u8 flags5;
 524 #define E4_TSTORM_ETH_CONN_AG_CTX_RULE1EN_MASK   0x1 /* rule1en */
 525 #define E4_TSTORM_ETH_CONN_AG_CTX_RULE1EN_SHIFT  0
 526 #define E4_TSTORM_ETH_CONN_AG_CTX_RULE2EN_MASK   0x1 /* rule2en */
 527 #define E4_TSTORM_ETH_CONN_AG_CTX_RULE2EN_SHIFT  1
 528 #define E4_TSTORM_ETH_CONN_AG_CTX_RULE3EN_MASK   0x1 /* rule3en */
 529 #define E4_TSTORM_ETH_CONN_AG_CTX_RULE3EN_SHIFT  2
 530 #define E4_TSTORM_ETH_CONN_AG_CTX_RULE4EN_MASK   0x1 /* rule4en */
 531 #define E4_TSTORM_ETH_CONN_AG_CTX_RULE4EN_SHIFT  3
 532 #define E4_TSTORM_ETH_CONN_AG_CTX_RULE5EN_MASK   0x1 /* rule5en */
 533 #define E4_TSTORM_ETH_CONN_AG_CTX_RULE5EN_SHIFT  4
 534 #define E4_TSTORM_ETH_CONN_AG_CTX_RX_BD_EN_MASK  0x1 /* rule6en */
 535 #define E4_TSTORM_ETH_CONN_AG_CTX_RX_BD_EN_SHIFT 5
 536 #define E4_TSTORM_ETH_CONN_AG_CTX_RULE7EN_MASK   0x1 /* rule7en */
 537 #define E4_TSTORM_ETH_CONN_AG_CTX_RULE7EN_SHIFT  6
 538 #define E4_TSTORM_ETH_CONN_AG_CTX_RULE8EN_MASK   0x1 /* rule8en */
 539 #define E4_TSTORM_ETH_CONN_AG_CTX_RULE8EN_SHIFT  7
 540         __le32 reg0 /* reg0 */;
 541         __le32 reg1 /* reg1 */;
 542         __le32 reg2 /* reg2 */;
 543         __le32 reg3 /* reg3 */;
 544         __le32 reg4 /* reg4 */;
 545         __le32 reg5 /* reg5 */;
 546         __le32 reg6 /* reg6 */;
 547         __le32 reg7 /* reg7 */;
 548         __le32 reg8 /* reg8 */;
 549         u8 byte2 /* byte2 */;
 550         u8 byte3 /* byte3 */;
 551         __le16 rx_bd_cons /* word0 */;
 552         u8 byte4 /* byte4 */;
 553         u8 byte5 /* byte5 */;
 554         __le16 rx_bd_prod /* word1 */;
 555         __le16 word2 /* conn_dpi */;
 556         __le16 word3 /* word3 */;
 557         __le32 reg9 /* reg9 */;
 558         __le32 reg10 /* reg10 */;
 559 };
 560
 561 struct e4_ustorm_eth_conn_ag_ctx {
 562         u8 byte0 /* cdu_validation */;
 563         u8 byte1 /* state */;
 564         u8 flags0;
 565 /* exist_in_qm0 */
 566 #define E4_USTORM_ETH_CONN_AG_CTX_BIT0_MASK                    0x1
 567 #define E4_USTORM_ETH_CONN_AG_CTX_BIT0_SHIFT                   0
 568 /* exist_in_qm1 */
 569 #define E4_USTORM_ETH_CONN_AG_CTX_BIT1_MASK                    0x1
 570 #define E4_USTORM_ETH_CONN_AG_CTX_BIT1_SHIFT                   1
 571 /* timer0cf */
 572 #define E4_USTORM_ETH_CONN_AG_CTX_TX_PMD_TERMINATE_CF_MASK     0x3
 573 #define E4_USTORM_ETH_CONN_AG_CTX_TX_PMD_TERMINATE_CF_SHIFT    2
 574 /* timer1cf */
 575 #define E4_USTORM_ETH_CONN_AG_CTX_RX_PMD_TERMINATE_CF_MASK     0x3
 576 #define E4_USTORM_ETH_CONN_AG_CTX_RX_PMD_TERMINATE_CF_SHIFT    4
 577 /* timer2cf */
 578 #define E4_USTORM_ETH_CONN_AG_CTX_CF2_MASK                     0x3
 579 #define E4_USTORM_ETH_CONN_AG_CTX_CF2_SHIFT                    6
 580         u8 flags1;
 581 /* timer_stop_all */
 582 #define E4_USTORM_ETH_CONN_AG_CTX_CF3_MASK                     0x3
 583 #define E4_USTORM_ETH_CONN_AG_CTX_CF3_SHIFT                    0
 584 /* cf4 */
 585 #define E4_USTORM_ETH_CONN_AG_CTX_TX_ARM_CF_MASK               0x3
 586 #define E4_USTORM_ETH_CONN_AG_CTX_TX_ARM_CF_SHIFT              2
 587 /* cf5 */
 588 #define E4_USTORM_ETH_CONN_AG_CTX_RX_ARM_CF_MASK               0x3
 589 #define E4_USTORM_ETH_CONN_AG_CTX_RX_ARM_CF_SHIFT              4
 590 /* cf6 */
 591 #define E4_USTORM_ETH_CONN_AG_CTX_TX_BD_CONS_UPD_CF_MASK       0x3
 592 #define E4_USTORM_ETH_CONN_AG_CTX_TX_BD_CONS_UPD_CF_SHIFT      6
 593         u8 flags2;
 594 /* cf0en */
 595 #define E4_USTORM_ETH_CONN_AG_CTX_TX_PMD_TERMINATE_CF_EN_MASK  0x1
 596 #define E4_USTORM_ETH_CONN_AG_CTX_TX_PMD_TERMINATE_CF_EN_SHIFT 0
 597 /* cf1en */
 598 #define E4_USTORM_ETH_CONN_AG_CTX_RX_PMD_TERMINATE_CF_EN_MASK  0x1
 599 #define E4_USTORM_ETH_CONN_AG_CTX_RX_PMD_TERMINATE_CF_EN_SHIFT 1
 600 /* cf2en */
 601 #define E4_USTORM_ETH_CONN_AG_CTX_CF2EN_MASK                   0x1
 602 #define E4_USTORM_ETH_CONN_AG_CTX_CF2EN_SHIFT                  2
 603 /* cf3en */
 604 #define E4_USTORM_ETH_CONN_AG_CTX_CF3EN_MASK                   0x1
 605 #define E4_USTORM_ETH_CONN_AG_CTX_CF3EN_SHIFT                  3
 606 /* cf4en */
 607 #define E4_USTORM_ETH_CONN_AG_CTX_TX_ARM_CF_EN_MASK            0x1
 608 #define E4_USTORM_ETH_CONN_AG_CTX_TX_ARM_CF_EN_SHIFT           4
 609 /* cf5en */
 610 #define E4_USTORM_ETH_CONN_AG_CTX_RX_ARM_CF_EN_MASK            0x1
 611 #define E4_USTORM_ETH_CONN_AG_CTX_RX_ARM_CF_EN_SHIFT           5
 612 /* cf6en */
 613 #define E4_USTORM_ETH_CONN_AG_CTX_TX_BD_CONS_UPD_CF_EN_MASK    0x1
 614 #define E4_USTORM_ETH_CONN_AG_CTX_TX_BD_CONS_UPD_CF_EN_SHIFT   6
 615 /* rule0en */
 616 #define E4_USTORM_ETH_CONN_AG_CTX_RULE0EN_MASK                 0x1
 617 #define E4_USTORM_ETH_CONN_AG_CTX_RULE0EN_SHIFT                7
 618         u8 flags3;
 619 /* rule1en */
 620 #define E4_USTORM_ETH_CONN_AG_CTX_RULE1EN_MASK                 0x1
 621 #define E4_USTORM_ETH_CONN_AG_CTX_RULE1EN_SHIFT                0
 622 /* rule2en */
 623 #define E4_USTORM_ETH_CONN_AG_CTX_RULE2EN_MASK                 0x1
 624 #define E4_USTORM_ETH_CONN_AG_CTX_RULE2EN_SHIFT                1
 625 /* rule3en */
 626 #define E4_USTORM_ETH_CONN_AG_CTX_RULE3EN_MASK                 0x1
 627 #define E4_USTORM_ETH_CONN_AG_CTX_RULE3EN_SHIFT                2
 628 /* rule4en */
 629 #define E4_USTORM_ETH_CONN_AG_CTX_RULE4EN_MASK                 0x1
 630 #define E4_USTORM_ETH_CONN_AG_CTX_RULE4EN_SHIFT                3
 631 /* rule5en */
 632 #define E4_USTORM_ETH_CONN_AG_CTX_RULE5EN_MASK                 0x1
 633 #define E4_USTORM_ETH_CONN_AG_CTX_RULE5EN_SHIFT                4
 634 /* rule6en */
 635 #define E4_USTORM_ETH_CONN_AG_CTX_RULE6EN_MASK                 0x1
 636 #define E4_USTORM_ETH_CONN_AG_CTX_RULE6EN_SHIFT                5
 637 /* rule7en */
 638 #define E4_USTORM_ETH_CONN_AG_CTX_RULE7EN_MASK                 0x1
 639 #define E4_USTORM_ETH_CONN_AG_CTX_RULE7EN_SHIFT                6
 640 /* rule8en */
 641 #define E4_USTORM_ETH_CONN_AG_CTX_RULE8EN_MASK                 0x1
 642 #define E4_USTORM_ETH_CONN_AG_CTX_RULE8EN_SHIFT                7
 643         u8 byte2 /* byte2 */;
 644         u8 byte3 /* byte3 */;
 645         __le16 word0 /* conn_dpi */;
 646         __le16 tx_bd_cons /* word1 */;
 647         __le32 reg0 /* reg0 */;
 648         __le32 reg1 /* reg1 */;
 649         __le32 reg2 /* reg2 */;
 650         __le32 tx_int_coallecing_timeset /* reg3 */;
 651         __le16 tx_drv_bd_cons /* word2 */;
 652         __le16 rx_drv_cqe_cons /* word3 */;
 653 };
 654
 655 /*
 656  * The eth storm context for the Ustorm
 657  */
 658 struct ustorm_eth_conn_st_ctx {
 659         __le32 reserved[40];
 660 };
 661
 662 /*
 663  * The eth storm context for the Mstorm
 664  */
 665 struct mstorm_eth_conn_st_ctx {
 666         __le32 reserved[8];
 667 };
 668
 669 /*
 670  * eth connection context
 671  */
 672 struct eth_conn_context {
 673 /* tstorm storm context */
 674         struct tstorm_eth_conn_st_ctx tstorm_st_context;
 675         struct regpair tstorm_st_padding[2] /* padding */;
 676 /* pstorm storm context */
 677         struct pstorm_eth_conn_st_ctx pstorm_st_context;
 678 /* xstorm storm context */
 679         struct xstorm_eth_conn_st_ctx xstorm_st_context;
 680 /* xstorm aggregative context */
 681         struct e4_xstorm_eth_conn_ag_ctx xstorm_ag_context;
 682 /* ystorm storm context */
 683         struct ystorm_eth_conn_st_ctx ystorm_st_context;
 684 /* ystorm aggregative context */
 685         struct e4_ystorm_eth_conn_ag_ctx ystorm_ag_context;
 686 /* tstorm aggregative context */
 687         struct e4_tstorm_eth_conn_ag_ctx tstorm_ag_context;
 688 /* ustorm aggregative context */
 689         struct e4_ustorm_eth_conn_ag_ctx ustorm_ag_context;
 690 /* ustorm storm context */
 691         struct ustorm_eth_conn_st_ctx ustorm_st_context;
 692 /* mstorm storm context */
 693         struct mstorm_eth_conn_st_ctx mstorm_st_context;
 694 };
 695
 696
 697 /*
 698  * Ethernet filter types: mac/vlan/pair
 699  */
 700 enum eth_error_code {
 701         ETH_OK = 0x00 /* command succeeded */,
 702 /* mac add filters command failed due to cam full state */
 703         ETH_FILTERS_MAC_ADD_FAIL_FULL,
 704 /* mac add filters command failed due to mtt2 full state */
 705         ETH_FILTERS_MAC_ADD_FAIL_FULL_MTT2,
 706 /* mac add filters command failed due to duplicate mac address */
 707         ETH_FILTERS_MAC_ADD_FAIL_DUP_MTT2,
 708 /* mac add filters command failed due to duplicate mac address */
 709         ETH_FILTERS_MAC_ADD_FAIL_DUP_STT2,
 710 /* mac delete filters command failed due to not found state */
 711         ETH_FILTERS_MAC_DEL_FAIL_NOF,
 712 /* mac delete filters command failed due to not found state */
 713         ETH_FILTERS_MAC_DEL_FAIL_NOF_MTT2,
 714 /* mac delete filters command failed due to not found state */
 715         ETH_FILTERS_MAC_DEL_FAIL_NOF_STT2,
 716 /* mac add filters command failed due to MAC Address of 00:00:00:00:00:00 */
 717         ETH_FILTERS_MAC_ADD_FAIL_ZERO_MAC,
 718 /* vlan add filters command failed due to cam full state */
 719         ETH_FILTERS_VLAN_ADD_FAIL_FULL,
 720 /* vlan add filters command failed due to duplicate VLAN filter */
 721         ETH_FILTERS_VLAN_ADD_FAIL_DUP,
 722 /* vlan delete filters command failed due to not found state */
 723         ETH_FILTERS_VLAN_DEL_FAIL_NOF,
 724 /* vlan delete filters command failed due to not found state */
 725         ETH_FILTERS_VLAN_DEL_FAIL_NOF_TT1,
 726 /* pair add filters command failed due to duplicate request */
 727         ETH_FILTERS_PAIR_ADD_FAIL_DUP,
 728 /* pair add filters command failed due to full state */
 729         ETH_FILTERS_PAIR_ADD_FAIL_FULL,
 730 /* pair add filters command failed due to full state */
 731         ETH_FILTERS_PAIR_ADD_FAIL_FULL_MAC,
 732 /* pair add filters command failed due not found state */
 733         ETH_FILTERS_PAIR_DEL_FAIL_NOF,
 734 /* pair add filters command failed due not found state */
 735         ETH_FILTERS_PAIR_DEL_FAIL_NOF_TT1,
 736 /* pair add filters command failed due to MAC Address of 00:00:00:00:00:00 */
 737         ETH_FILTERS_PAIR_ADD_FAIL_ZERO_MAC,
 738 /* vni add filters command failed due to cam full state */
 739         ETH_FILTERS_VNI_ADD_FAIL_FULL,
 740 /* vni add filters command failed due to duplicate VNI filter */
 741         ETH_FILTERS_VNI_ADD_FAIL_DUP,
 742         ETH_FILTERS_GFT_UPDATE_FAIL /* Fail update GFT filter. */,
 743         MAX_ETH_ERROR_CODE
 744 };
 745
 746
 747 /*
 748  * opcodes for the event ring
 749  */
 750 enum eth_event_opcode {
 751         ETH_EVENT_UNUSED,
 752         ETH_EVENT_VPORT_START,
 753         ETH_EVENT_VPORT_UPDATE,
 754         ETH_EVENT_VPORT_STOP,
 755         ETH_EVENT_TX_QUEUE_START,
 756         ETH_EVENT_TX_QUEUE_STOP,
 757         ETH_EVENT_RX_QUEUE_START,
 758         ETH_EVENT_RX_QUEUE_UPDATE,
 759         ETH_EVENT_RX_QUEUE_STOP,
 760         ETH_EVENT_FILTERS_UPDATE,
 761         ETH_EVENT_RX_ADD_OPENFLOW_FILTER,
 762         ETH_EVENT_RX_DELETE_OPENFLOW_FILTER,
 763         ETH_EVENT_RX_CREATE_OPENFLOW_ACTION,
 764         ETH_EVENT_RX_ADD_UDP_FILTER,
 765         ETH_EVENT_RX_DELETE_UDP_FILTER,
 766         ETH_EVENT_RX_CREATE_GFT_ACTION,
 767         ETH_EVENT_RX_GFT_UPDATE_FILTER,
 768         MAX_ETH_EVENT_OPCODE
 769 };
 770
 771
 772 /*
 773  * Classify rule types in E2/E3
 774  */
 775 enum eth_filter_action {
 776         ETH_FILTER_ACTION_UNUSED,
 777         ETH_FILTER_ACTION_REMOVE,
 778         ETH_FILTER_ACTION_ADD,
 779 /* Remove all filters of given type and vport ID. */
 780         ETH_FILTER_ACTION_REMOVE_ALL,
 781         MAX_ETH_FILTER_ACTION
 782 };
 783
 784
 785 /*
 786  * Command for adding/removing a classification rule $$KEEP_ENDIANNESS$$
 787  */
 788 struct eth_filter_cmd {
 789         u8 type /* Filter Type (MAC/VLAN/Pair/VNI) */;
 790         u8 vport_id /* the vport id */;
 791         u8 action /* filter command action: add/remove/replace */;
 792         u8 reserved0;
 793         __le32 vni;
 794         __le16 mac_lsb;
 795         __le16 mac_mid;
 796         __le16 mac_msb;
 797         __le16 vlan_id;
 798 };
 799
 800
 801 /*
 802  *  $$KEEP_ENDIANNESS$$
 803  */
 804 struct eth_filter_cmd_header {
 805         u8 rx /* If set, apply these commands to the RX path */;
 806         u8 tx /* If set, apply these commands to the TX path */;
 807         u8 cmd_cnt /* Number of filter commands */;
 808 /* 0 - dont assert in case of filter configuration error. Just return an error
 809  * code. 1 - assert in case of filter configuration error.
 810  */
 811         u8 assert_on_error;
 812         u8 reserved1[4];
 813 };
 814
 815
 816 /*
 817  * Ethernet filter types: mac/vlan/pair
 818  */
 819 enum eth_filter_type {
 820         ETH_FILTER_TYPE_UNUSED,
 821         ETH_FILTER_TYPE_MAC /* Add/remove a MAC address */,
 822         ETH_FILTER_TYPE_VLAN /* Add/remove a VLAN */,
 823         ETH_FILTER_TYPE_PAIR /* Add/remove a MAC-VLAN pair */,
 824         ETH_FILTER_TYPE_INNER_MAC /* Add/remove a inner MAC address */,
 825         ETH_FILTER_TYPE_INNER_VLAN /* Add/remove a inner VLAN */,
 826         ETH_FILTER_TYPE_INNER_PAIR /* Add/remove a inner MAC-VLAN pair */,
 827 /* Add/remove a inner MAC-VNI pair */
 828         ETH_FILTER_TYPE_INNER_MAC_VNI_PAIR,
 829         ETH_FILTER_TYPE_MAC_VNI_PAIR /* Add/remove a MAC-VNI pair */,
 830         ETH_FILTER_TYPE_VNI /* Add/remove a VNI */,
 831         MAX_ETH_FILTER_TYPE
 832 };
 833
 834
 835 /*
 836  * eth IPv4 Fragment Type
 837  */
 838 enum eth_ipv4_frag_type {
 839         ETH_IPV4_NOT_FRAG /* IPV4 Packet Not Fragmented */,
 840 /* First Fragment of IPv4 Packet (contains headers) */
 841         ETH_IPV4_FIRST_FRAG,
 842 /* Non-First Fragment of IPv4 Packet (does not contain headers) */
 843         ETH_IPV4_NON_FIRST_FRAG,
 844         MAX_ETH_IPV4_FRAG_TYPE
 845 };
 846
 847
 848 /*
 849  * eth IPv4 Fragment Type
 850  */
 851 enum eth_ip_type {
 852         ETH_IPV4 /* IPv4 */,
 853         ETH_IPV6 /* IPv6 */,
 854         MAX_ETH_IP_TYPE
 855 };
 856
 857
 858 /*
 859  * Ethernet Ramrod Command IDs
 860  */
 861 enum eth_ramrod_cmd_id {
 862         ETH_RAMROD_UNUSED,
 863         ETH_RAMROD_VPORT_START /* VPort Start Ramrod */,
 864         ETH_RAMROD_VPORT_UPDATE /* VPort Update Ramrod */,
 865         ETH_RAMROD_VPORT_STOP /* VPort Stop Ramrod */,
 866         ETH_RAMROD_RX_QUEUE_START /* RX Queue Start Ramrod */,
 867         ETH_RAMROD_RX_QUEUE_STOP /* RX Queue Stop Ramrod */,
 868         ETH_RAMROD_TX_QUEUE_START /* TX Queue Start Ramrod */,
 869         ETH_RAMROD_TX_QUEUE_STOP /* TX Queue Stop Ramrod */,
 870         ETH_RAMROD_FILTERS_UPDATE /* Add or Remove Mac/Vlan/Pair filters */,
 871         ETH_RAMROD_RX_QUEUE_UPDATE /* RX Queue Update Ramrod */,
 872 /* RX - Create an Openflow Action */
 873         ETH_RAMROD_RX_CREATE_OPENFLOW_ACTION,
 874 /* RX - Add an Openflow Filter to the Searcher */
 875         ETH_RAMROD_RX_ADD_OPENFLOW_FILTER,
 876 /* RX - Delete an Openflow Filter to the Searcher */
 877         ETH_RAMROD_RX_DELETE_OPENFLOW_FILTER,
 878 /* RX - Add a UDP Filter to the Searcher */
 879         ETH_RAMROD_RX_ADD_UDP_FILTER,
 880 /* RX - Delete a UDP Filter to the Searcher */
 881         ETH_RAMROD_RX_DELETE_UDP_FILTER,
 882         ETH_RAMROD_RX_CREATE_GFT_ACTION /* RX - Create a Gft Action */,
 883 /* RX - Add/Delete a GFT Filter to the Searcher */
 884         ETH_RAMROD_GFT_UPDATE_FILTER,
 885         MAX_ETH_RAMROD_CMD_ID
 886 };
 887
 888
 889 /*
 890  * return code from eth sp ramrods
 891  */
 892 struct eth_return_code {
 893         u8 value;
 894 /* error code (use enum eth_error_code) */
 895 #define ETH_RETURN_CODE_ERR_CODE_MASK  0x1F
 896 #define ETH_RETURN_CODE_ERR_CODE_SHIFT 0
 897 #define ETH_RETURN_CODE_RESERVED_MASK  0x3
 898 #define ETH_RETURN_CODE_RESERVED_SHIFT 5
 899 /* rx path - 0, tx path - 1 */
 900 #define ETH_RETURN_CODE_RX_TX_MASK     0x1
 901 #define ETH_RETURN_CODE_RX_TX_SHIFT    7
 902 };
 903
 904
 905 /*
 906  * What to do in case an error occurs
 907  */
 908 enum eth_tx_err {
 909         ETH_TX_ERR_DROP /* Drop erroneous packet. */,
 910 /* Assert an interrupt for PF, declare as malicious for VF */
 911         ETH_TX_ERR_ASSERT_MALICIOUS,
 912         MAX_ETH_TX_ERR
 913 };
 914
 915
 916 /*
 917  * Array of the different error type behaviors
 918  */
 919 struct eth_tx_err_vals {
 920         __le16 values;
 921 /* Wrong VLAN insertion mode (use enum eth_tx_err) */
 922 #define ETH_TX_ERR_VALS_ILLEGAL_VLAN_MODE_MASK            0x1
 923 #define ETH_TX_ERR_VALS_ILLEGAL_VLAN_MODE_SHIFT           0
 924 /* Packet is below minimal size (use enum eth_tx_err) */
 925 #define ETH_TX_ERR_VALS_PACKET_TOO_SMALL_MASK             0x1
 926 #define ETH_TX_ERR_VALS_PACKET_TOO_SMALL_SHIFT            1
 927 /* Vport has sent spoofed packet (use enum eth_tx_err) */
 928 #define ETH_TX_ERR_VALS_ANTI_SPOOFING_ERR_MASK            0x1
 929 #define ETH_TX_ERR_VALS_ANTI_SPOOFING_ERR_SHIFT           2
 930 /* Packet with illegal type of inband tag (use enum eth_tx_err) */
 931 #define ETH_TX_ERR_VALS_ILLEGAL_INBAND_TAGS_MASK          0x1
 932 #define ETH_TX_ERR_VALS_ILLEGAL_INBAND_TAGS_SHIFT         3
 933 /* Packet marked for VLAN insertion when inband tag is present
 934  * (use enum eth_tx_err)
 935  */
 936 #define ETH_TX_ERR_VALS_VLAN_INSERTION_W_INBAND_TAG_MASK  0x1
 937 #define ETH_TX_ERR_VALS_VLAN_INSERTION_W_INBAND_TAG_SHIFT 4
 938 /* Non LSO packet larger than MTU (use enum eth_tx_err) */
 939 #define ETH_TX_ERR_VALS_MTU_VIOLATION_MASK                0x1
 940 #define ETH_TX_ERR_VALS_MTU_VIOLATION_SHIFT               5
 941 /* VF/PF has sent LLDP/PFC or any other type of control packet which is not
 942  * allowed to (use enum eth_tx_err)
 943  */
 944 #define ETH_TX_ERR_VALS_ILLEGAL_CONTROL_FRAME_MASK        0x1
 945 #define ETH_TX_ERR_VALS_ILLEGAL_CONTROL_FRAME_SHIFT       6
 946 #define ETH_TX_ERR_VALS_RESERVED_MASK                     0x1FF
 947 #define ETH_TX_ERR_VALS_RESERVED_SHIFT                    7
 948 };
 949
 950
 951 /*
 952  * vport rss configuration data
 953  */
 954 struct eth_vport_rss_config {
 955         __le16 capabilities;
 956 /* configuration of the IpV4 2-tuple capability */
 957 #define ETH_VPORT_RSS_CONFIG_IPV4_CAPABILITY_MASK        0x1
 958 #define ETH_VPORT_RSS_CONFIG_IPV4_CAPABILITY_SHIFT       0
 959 /* configuration of the IpV6 2-tuple capability */
 960 #define ETH_VPORT_RSS_CONFIG_IPV6_CAPABILITY_MASK        0x1
 961 #define ETH_VPORT_RSS_CONFIG_IPV6_CAPABILITY_SHIFT       1
 962 /* configuration of the IpV4 4-tuple capability for TCP */
 963 #define ETH_VPORT_RSS_CONFIG_IPV4_TCP_CAPABILITY_MASK    0x1
 964 #define ETH_VPORT_RSS_CONFIG_IPV4_TCP_CAPABILITY_SHIFT   2
 965 /* configuration of the IpV6 4-tuple capability for TCP */
 966 #define ETH_VPORT_RSS_CONFIG_IPV6_TCP_CAPABILITY_MASK    0x1
 967 #define ETH_VPORT_RSS_CONFIG_IPV6_TCP_CAPABILITY_SHIFT   3
 968 /* configuration of the IpV4 4-tuple capability for UDP */
 969 #define ETH_VPORT_RSS_CONFIG_IPV4_UDP_CAPABILITY_MASK    0x1
 970 #define ETH_VPORT_RSS_CONFIG_IPV4_UDP_CAPABILITY_SHIFT   4
 971 /* configuration of the IpV6 4-tuple capability for UDP */
 972 #define ETH_VPORT_RSS_CONFIG_IPV6_UDP_CAPABILITY_MASK    0x1
 973 #define ETH_VPORT_RSS_CONFIG_IPV6_UDP_CAPABILITY_SHIFT   5
 974 /* configuration of the 5-tuple capability */
 975 #define ETH_VPORT_RSS_CONFIG_EN_5_TUPLE_CAPABILITY_MASK  0x1
 976 #define ETH_VPORT_RSS_CONFIG_EN_5_TUPLE_CAPABILITY_SHIFT 6
 977 /* if set update the rss keys */
 978 #define ETH_VPORT_RSS_CONFIG_RESERVED0_MASK              0x1FF
 979 #define ETH_VPORT_RSS_CONFIG_RESERVED0_SHIFT             7
 980 /* The RSS engine ID. Must be allocated to each vport with RSS enabled.
 981  * Total number of RSS engines is ETH_RSS_ENGINE_NUM_ , according to chip type.
 982  */
 983         u8 rss_id;
 984         u8 rss_mode /* The RSS mode for this function */;
 985         u8 update_rss_key /* if set update the rss key */;
 986 /* if set update the indirection table values */
 987         u8 update_rss_ind_table;
 988 /* if set update the capabilities and indirection table size. */
 989         u8 update_rss_capabilities;
 990         u8 tbl_size /* rss mask (Tbl size) */;
 991         __le32 reserved2[2];
 992 /* RSS indirection table */
 993         __le16 indirection_table[ETH_RSS_IND_TABLE_ENTRIES_NUM];
 994 /* RSS key supplied to us by OS */
 995         __le32 rss_key[ETH_RSS_KEY_SIZE_REGS];
 996         __le32 reserved3[2];
 997 };
 998
 999
1000 /*
1001  * eth vport RSS mode
1002  */
1003 enum eth_vport_rss_mode {
1004         ETH_VPORT_RSS_MODE_DISABLED /* RSS Disabled */,
1005         ETH_VPORT_RSS_MODE_REGULAR /* Regular (ndis-like) RSS */,
1006         MAX_ETH_VPORT_RSS_MODE
1007 };
1008
1009
1010 /*
1011  * Command for setting classification flags for a vport $$KEEP_ENDIANNESS$$
1012  */
1013 struct eth_vport_rx_mode {
1014         __le16 state;
1015 /* drop all unicast packets */
1016 #define ETH_VPORT_RX_MODE_UCAST_DROP_ALL_MASK          0x1
1017 #define ETH_VPORT_RX_MODE_UCAST_DROP_ALL_SHIFT         0
1018 /* accept all unicast packets (subject to vlan) */
1019 #define ETH_VPORT_RX_MODE_UCAST_ACCEPT_ALL_MASK        0x1
1020 #define ETH_VPORT_RX_MODE_UCAST_ACCEPT_ALL_SHIFT       1
1021 /* accept all unmatched unicast packets */
1022 #define ETH_VPORT_RX_MODE_UCAST_ACCEPT_UNMATCHED_MASK  0x1
1023 #define ETH_VPORT_RX_MODE_UCAST_ACCEPT_UNMATCHED_SHIFT 2
1024 /* drop all multicast packets */
1025 #define ETH_VPORT_RX_MODE_MCAST_DROP_ALL_MASK          0x1
1026 #define ETH_VPORT_RX_MODE_MCAST_DROP_ALL_SHIFT         3
1027 /* accept all multicast packets (subject to vlan) */
1028 #define ETH_VPORT_RX_MODE_MCAST_ACCEPT_ALL_MASK        0x1
1029 #define ETH_VPORT_RX_MODE_MCAST_ACCEPT_ALL_SHIFT       4
1030 /* accept all broadcast packets (subject to vlan) */
1031 #define ETH_VPORT_RX_MODE_BCAST_ACCEPT_ALL_MASK        0x1
1032 #define ETH_VPORT_RX_MODE_BCAST_ACCEPT_ALL_SHIFT       5
1033 #define ETH_VPORT_RX_MODE_RESERVED1_MASK               0x3FF
1034 #define ETH_VPORT_RX_MODE_RESERVED1_SHIFT              6
1035         __le16 reserved2[3];
1036 };
1037
1038
1039 /*
1040  * Command for setting tpa parameters
1041  */
1042 struct eth_vport_tpa_param {
1043         u8 tpa_ipv4_en_flg /* Enable TPA for IPv4 packets */;
1044         u8 tpa_ipv6_en_flg /* Enable TPA for IPv6 packets */;
1045         u8 tpa_ipv4_tunn_en_flg /* Enable TPA for IPv4 over tunnel */;
1046         u8 tpa_ipv6_tunn_en_flg /* Enable TPA for IPv6 over tunnel */;
1047 /* If set, start each tpa segment on new SGE (GRO mode). One SGE per segment
1048  * allowed
1049  */
1050         u8 tpa_pkt_split_flg;
1051 /* If set, put header of first TPA segment on bd and data on SGE */
1052         u8 tpa_hdr_data_split_flg;
1053 /* If set, GRO data consistent will checked for TPA continue */
1054         u8 tpa_gro_consistent_flg;
1055 /* maximum number of opened aggregations per v-port  */
1056         u8 tpa_max_aggs_num;
1057         __le16 tpa_max_size /* maximal size for the aggregated TPA packets */;
1058 /* minimum TCP payload size for a packet to start aggregation */
1059         __le16 tpa_min_size_to_start;
1060 /* minimum TCP payload size for a packet to continue aggregation */
1061         __le16 tpa_min_size_to_cont;
1062 /* maximal number of buffers that can be used for one aggregation */
1063         u8 max_buff_num;
1064         u8 reserved;
1065 };
1066
1067
1068 /*
1069  * Command for setting classification flags for a vport $$KEEP_ENDIANNESS$$
1070  */
1071 struct eth_vport_tx_mode {
1072         __le16 state;
1073 /* drop all unicast packets */
1074 #define ETH_VPORT_TX_MODE_UCAST_DROP_ALL_MASK    0x1
1075 #define ETH_VPORT_TX_MODE_UCAST_DROP_ALL_SHIFT   0
1076 /* accept all unicast packets (subject to vlan) */
1077 #define ETH_VPORT_TX_MODE_UCAST_ACCEPT_ALL_MASK  0x1
1078 #define ETH_VPORT_TX_MODE_UCAST_ACCEPT_ALL_SHIFT 1
1079 /* drop all multicast packets */
1080 #define ETH_VPORT_TX_MODE_MCAST_DROP_ALL_MASK    0x1
1081 #define ETH_VPORT_TX_MODE_MCAST_DROP_ALL_SHIFT   2
1082 /* accept all multicast packets (subject to vlan) */
1083 #define ETH_VPORT_TX_MODE_MCAST_ACCEPT_ALL_MASK  0x1
1084 #define ETH_VPORT_TX_MODE_MCAST_ACCEPT_ALL_SHIFT 3
1085 /* accept all broadcast packets (subject to vlan) */
1086 #define ETH_VPORT_TX_MODE_BCAST_ACCEPT_ALL_MASK  0x1
1087 #define ETH_VPORT_TX_MODE_BCAST_ACCEPT_ALL_SHIFT 4
1088 #define ETH_VPORT_TX_MODE_RESERVED1_MASK         0x7FF
1089 #define ETH_VPORT_TX_MODE_RESERVED1_SHIFT        5
1090         __le16 reserved2[3];
1091 };
1092
1093
1094 /*
1095  * Ramrod data for rx create gft action
1096  */
1097 enum gft_filter_update_action {
1098         GFT_ADD_FILTER,
1099         GFT_DELETE_FILTER,
1100         MAX_GFT_FILTER_UPDATE_ACTION
1101 };
1102
1103
1104 /*
1105  * Ramrod data for rx create gft action
1106  */
1107 enum gft_logic_filter_type {
1108         GFT_FILTER_TYPE /* flow FW is GFT-logic as well */,
1109         RFS_FILTER_TYPE /* flow FW is A-RFS-logic */,
1110         MAX_GFT_LOGIC_FILTER_TYPE
1111 };
1112
1113
1114
1115
1116 /*
1117  * Ramrod data for rx add openflow filter
1118  */
1119 struct rx_add_openflow_filter_data {
1120         __le16 action_icid /* CID of Action to run for this filter */;
1121         u8 priority /* Searcher String - Packet priority */;
1122         u8 reserved0;
1123         __le32 tenant_id /* Searcher String - Tenant ID */;
1124 /* Searcher String - Destination Mac Bytes 0 to 1 */
1125         __le16 dst_mac_hi;
1126 /* Searcher String - Destination Mac Bytes 2 to 3 */
1127         __le16 dst_mac_mid;
1128 /* Searcher String - Destination Mac Bytes 4 to 5 */
1129         __le16 dst_mac_lo;
1130         __le16 src_mac_hi /* Searcher String - Source Mac 0 to 1 */;
1131         __le16 src_mac_mid /* Searcher String - Source Mac 2 to 3 */;
1132         __le16 src_mac_lo /* Searcher String - Source Mac 4 to 5 */;
1133         __le16 vlan_id /* Searcher String - Vlan ID */;
1134         __le16 l2_eth_type /* Searcher String - Last L2 Ethertype */;
1135         u8 ipv4_dscp /* Searcher String - IPv4 6 MSBs of the TOS Field */;
1136         u8 ipv4_frag_type /* Searcher String - IPv4 Fragmentation Type */;
1137         u8 ipv4_over_ip /* Searcher String - IPv4 Over IP Type */;
1138         u8 tenant_id_exists /* Searcher String - Tenant ID Exists */;
1139         __le32 ipv4_dst_addr /* Searcher String - IPv4 Destination Address */;
1140         __le32 ipv4_src_addr /* Searcher String - IPv4 Source Address */;
1141         __le16 l4_dst_port /* Searcher String - TCP/UDP Destination Port */;
1142         __le16 l4_src_port /* Searcher String - TCP/UDP Source Port */;
1143 };
1144
1145
1146 /*
1147  * Ramrod data for rx create gft action
1148  */
1149 struct rx_create_gft_action_data {
1150         u8 vport_id /* Vport Id of GFT Action  */;
1151         u8 reserved[7];
1152 };
1153
1154
1155 /*
1156  * Ramrod data for rx create openflow action
1157  */
1158 struct rx_create_openflow_action_data {
1159         u8 vport_id /* ID of RX queue */;
1160         u8 reserved[7];
1161 };
1162
1163
1164 /*
1165  * Ramrod data for rx queue start ramrod
1166  */
1167 struct rx_queue_start_ramrod_data {
1168         __le16 rx_queue_id /* ID of RX queue */;
1169         __le16 num_of_pbl_pages /* Num of pages in CQE PBL */;
1170         __le16 bd_max_bytes /* maximal bytes that can be places on the bd */;
1171         __le16 sb_id /* Status block ID */;
1172         u8 sb_index /* index of the protocol index */;
1173         u8 vport_id /* ID of virtual port */;
1174         u8 default_rss_queue_flg /* set queue as default rss queue if set */;
1175         u8 complete_cqe_flg /* post completion to the CQE ring if set */;
1176         u8 complete_event_flg /* post completion to the event ring if set */;
1177         u8 stats_counter_id /* Statistics counter ID */;
1178         u8 pin_context /* Pin context in CCFC to improve performance */;
1179         u8 pxp_tph_valid_bd /* PXP command TPH Valid - for BD/SGE fetch */;
1180 /* PXP command TPH Valid - for packet placement */
1181         u8 pxp_tph_valid_pkt;
1182 /* PXP command Steering tag hint. Use enum pxp_tph_st_hint */
1183         u8 pxp_st_hint;
1184         __le16 pxp_st_index /* PXP command Steering tag index */;
1185 /* Indicates that current queue belongs to poll-mode driver */
1186         u8 pmd_mode;
1187 /* Indicates that the current queue is using the TX notification queue
1188  * mechanism - should be set only for PMD queue
1189  */
1190         u8 notify_en;
1191 /* Initial value for the toggle valid bit - used in PMD mode */
1192         u8 toggle_val;
1193 /* Index of RX producers in VF zone. Used for VF only. */
1194         u8 vf_rx_prod_index;
1195 /* Backward compatibility mode. If set, unprotected mStorm queue zone will used
1196  * for VF RX producers instead of VF zone.
1197  */
1198         u8 vf_rx_prod_use_zone_a;
1199         u8 reserved[5];
1200         __le16 reserved1 /* FW reserved. */;
1201         struct regpair cqe_pbl_addr /* Base address on host of CQE PBL */;
1202         struct regpair bd_base /* bd address of the first bd page */;
1203         struct regpair reserved2 /* FW reserved. */;
1204 };
1205
1206
1207 /*
1208  * Ramrod data for rx queue stop ramrod
1209  */
1210 struct rx_queue_stop_ramrod_data {
1211         __le16 rx_queue_id /* ID of RX queue */;
1212         u8 complete_cqe_flg /* post completion to the CQE ring if set */;
1213         u8 complete_event_flg /* post completion to the event ring if set */;
1214         u8 vport_id /* ID of virtual port */;
1215         u8 reserved[3];
1216 };
1217
1218
1219 /*
1220  * Ramrod data for rx queue update ramrod
1221  */
1222 struct rx_queue_update_ramrod_data {
1223         __le16 rx_queue_id /* ID of RX queue */;
1224         u8 complete_cqe_flg /* post completion to the CQE ring if set */;
1225         u8 complete_event_flg /* post completion to the event ring if set */;
1226         u8 vport_id /* ID of virtual port */;
1227         u8 reserved[4];
1228         u8 reserved1 /* FW reserved. */;
1229         u8 reserved2 /* FW reserved. */;
1230         u8 reserved3 /* FW reserved. */;
1231         __le16 reserved4 /* FW reserved. */;
1232         __le16 reserved5 /* FW reserved. */;
1233         struct regpair reserved6 /* FW reserved. */;
1234 };
1235
1236
1237 /*
1238  * Ramrod data for rx Add UDP Filter
1239  */
1240 struct rx_udp_filter_data {
1241         __le16 action_icid /* CID of Action to run for this filter */;
1242         __le16 vlan_id /* Searcher String - Vlan ID */;
1243         u8 ip_type /* Searcher String - IP Type */;
1244         u8 tenant_id_exists /* Searcher String - Tenant ID Exists */;
1245         __le16 reserved1;
1246 /* Searcher String - IP Destination Address, for IPv4 use ip_dst_addr[0] only */
1247         __le32 ip_dst_addr[4];
1248 /* Searcher String - IP Source Address, for IPv4 use ip_dst_addr[0] only */
1249         __le32 ip_src_addr[4];
1250         __le16 udp_dst_port /* Searcher String - UDP Destination Port */;
1251         __le16 udp_src_port /* Searcher String - UDP Source Port */;
1252         __le32 tenant_id /* Searcher String - Tenant ID */;
1253 };
1254
1255
1256 /*
1257  * Ramrod to add filter - filter is packet headr of type of packet wished to
1258  * pass certin FW flow
1259  */
1260 struct rx_update_gft_filter_data {
1261 /* Pointer to Packet Header That Defines GFT Filter */
1262         struct regpair pkt_hdr_addr;
1263         __le16 pkt_hdr_length /* Packet Header Length */;
1264 /* If is_rfs flag is set: Queue Id to associate filter with else: action icid */
1265         __le16 rx_qid_or_action_icid;
1266 /* Field is used if is_rfs flag is set: vport Id of which to associate filter
1267  * with
1268  */
1269         u8 vport_id;
1270 /* Use enum to set type of flow using gft HW logic blocks */
1271         u8 filter_type;
1272         u8 filter_action /* Use to set type of action on filter */;
1273 /* 0 - dont assert in case of error. Just return an error code. 1 - assert in
1274  * case of error.
1275  */
1276         u8 assert_on_error;
1277 };
1278
1279
1280
1281 /*
1282  * Ramrod data for tx queue start ramrod
1283  */
1284 struct tx_queue_start_ramrod_data {
1285         __le16 sb_id /* Status block ID */;
1286         u8 sb_index /* Status block protocol index */;
1287         u8 vport_id /* VPort ID */;
1288         u8 reserved0 /* FW reserved. (qcn_rl_en) */;
1289         u8 stats_counter_id /* Statistics counter ID to use */;
1290         __le16 qm_pq_id /* QM PQ ID */;
1291         u8 flags;
1292 /* 0: Enable QM opportunistic flow. 1: Disable QM opportunistic flow */
1293 #define TX_QUEUE_START_RAMROD_DATA_DISABLE_OPPORTUNISTIC_MASK  0x1
1294 #define TX_QUEUE_START_RAMROD_DATA_DISABLE_OPPORTUNISTIC_SHIFT 0
1295 /* If set, Test Mode - packets will be duplicated by Xstorm handler */
1296 #define TX_QUEUE_START_RAMROD_DATA_TEST_MODE_PKT_DUP_MASK      0x1
1297 #define TX_QUEUE_START_RAMROD_DATA_TEST_MODE_PKT_DUP_SHIFT     1
1298 /* If set, Test Mode - packets destination will be determined by dest_port_mode
1299  * field from Tx BD
1300  */
1301 #define TX_QUEUE_START_RAMROD_DATA_TEST_MODE_TX_DEST_MASK      0x1
1302 #define TX_QUEUE_START_RAMROD_DATA_TEST_MODE_TX_DEST_SHIFT     2
1303 /* Indicates that current queue belongs to poll-mode driver */
1304 #define TX_QUEUE_START_RAMROD_DATA_PMD_MODE_MASK               0x1
1305 #define TX_QUEUE_START_RAMROD_DATA_PMD_MODE_SHIFT              3
1306 /* Indicates that the current queue is using the TX notification queue
1307  * mechanism - should be set only for PMD queue
1308  */
1309 #define TX_QUEUE_START_RAMROD_DATA_NOTIFY_EN_MASK              0x1
1310 #define TX_QUEUE_START_RAMROD_DATA_NOTIFY_EN_SHIFT             4
1311 /* Pin context in CCFC to improve performance */
1312 #define TX_QUEUE_START_RAMROD_DATA_PIN_CONTEXT_MASK            0x1
1313 #define TX_QUEUE_START_RAMROD_DATA_PIN_CONTEXT_SHIFT           5
1314 #define TX_QUEUE_START_RAMROD_DATA_RESERVED1_MASK              0x3
1315 #define TX_QUEUE_START_RAMROD_DATA_RESERVED1_SHIFT             6
1316         u8 pxp_st_hint /* PXP command Steering tag hint */;
1317         u8 pxp_tph_valid_bd /* PXP command TPH Valid - for BD fetch */;
1318         u8 pxp_tph_valid_pkt /* PXP command TPH Valid - for packet fetch */;
1319         __le16 pxp_st_index /* PXP command Steering tag index */;
1320 /* TX completion min agg size - for PMD queues */
1321         __le16 comp_agg_size;
1322         __le16 queue_zone_id /* queue zone ID to use */;
1323         __le16 reserved2 /* FW reserved. (test_dup_count) */;
1324         __le16 pbl_size /* Number of BD pages pointed by PBL */;
1325 /* unique Queue ID - currently used only by PMD flow */
1326         __le16 tx_queue_id;
1327 /* Unique Same-As-Last Resource ID - improves performance for same-as-last
1328  * packets per connection (range 0..ETH_TX_NUM_SAME_AS_LAST_ENTRIES-1 IDs
1329  * available)
1330  */
1331         __le16 same_as_last_id;
1332         __le16 reserved[3];
1333         struct regpair pbl_base_addr /* address of the pbl page */;
1334 /* BD consumer address in host - for PMD queues */
1335         struct regpair bd_cons_address;
1336 };
1337
1338
1339 /*
1340  * Ramrod data for tx queue stop ramrod
1341  */
1342 struct tx_queue_stop_ramrod_data {
1343         __le16 reserved[4];
1344 };
1345
1346
1347
1348 /*
1349  * Ramrod data for vport update ramrod
1350  */
1351 struct vport_filter_update_ramrod_data {
1352 /* Header for Filter Commands (RX/TX, Add/Remove/Replace, etc) */
1353         struct eth_filter_cmd_header filter_cmd_hdr;
1354 /* Filter Commands */
1355         struct eth_filter_cmd filter_cmds[ETH_FILTER_RULES_COUNT];
1356 };
1357
1358
1359 /*
1360  * Ramrod data for vport start ramrod
1361  */
1362 struct vport_start_ramrod_data {
1363         u8 vport_id;
1364         u8 sw_fid;
1365         __le16 mtu;
1366         u8 drop_ttl0_en /* if set, drop packet with ttl=0 */;
1367         u8 inner_vlan_removal_en;
1368         struct eth_vport_rx_mode rx_mode /* Rx filter data */;
1369         struct eth_vport_tx_mode tx_mode /* Tx filter data */;
1370 /* TPA configuration parameters */
1371         struct eth_vport_tpa_param tpa_param;
1372         __le16 default_vlan /* Default Vlan value to be forced by FW */;
1373         u8 tx_switching_en /* Tx switching is enabled for current Vport */;
1374 /* Anti-spoofing verification is set for current Vport */
1375         u8 anti_spoofing_en;
1376 /* If set, the default Vlan value is forced by the FW */
1377         u8 default_vlan_en;
1378 /* If set, the vport handles PTP Timesync Packets */
1379         u8 handle_ptp_pkts;
1380 /* If enable then innerVlan will be striped and not written to cqe */
1381         u8 silent_vlan_removal_en;
1382 /* If set untagged filter (vlan0) is added to current Vport, otherwise port is
1383  * marked as any-vlan
1384  */
1385         u8 untagged;
1386 /* Desired behavior per TX error type */
1387         struct eth_tx_err_vals tx_err_behav;
1388 /* If set, ETH header padding will not inserted. placement_offset will be zero.
1389  */
1390         u8 zero_placement_offset;
1391 /* If set, Contorl frames will be filtered according to MAC check. */
1392         u8 ctl_frame_mac_check_en;
1393 /* If set, Contorl frames will be filtered according to ethtype check. */
1394         u8 ctl_frame_ethtype_check_en;
1395         u8 reserved[5];
1396 };
1397
1398
1399 /*
1400  * Ramrod data for vport stop ramrod
1401  */
1402 struct vport_stop_ramrod_data {
1403         u8 vport_id;
1404         u8 reserved[7];
1405 };
1406
1407
1408 /*
1409  * Ramrod data for vport update ramrod
1410  */
1411 struct vport_update_ramrod_data_cmn {
1412         u8 vport_id;
1413         u8 update_rx_active_flg /* set if rx active flag should be handled */;
1414         u8 rx_active_flg /* rx active flag value */;
1415         u8 update_tx_active_flg /* set if tx active flag should be handled */;
1416         u8 tx_active_flg /* tx active flag value */;
1417         u8 update_rx_mode_flg /* set if rx state data should be handled */;
1418         u8 update_tx_mode_flg /* set if tx state data should be handled */;
1419 /* set if approx. mcast data should be handled */
1420         u8 update_approx_mcast_flg;
1421         u8 update_rss_flg /* set if rss data should be handled  */;
1422 /* set if inner_vlan_removal_en should be handled */
1423         u8 update_inner_vlan_removal_en_flg;
1424         u8 inner_vlan_removal_en;
1425 /* set if tpa parameters should be handled, TPA must be disable before */
1426         u8 update_tpa_param_flg;
1427         u8 update_tpa_en_flg /* set if tpa enable changes */;
1428 /* set if tx switching en flag should be handled */
1429         u8 update_tx_switching_en_flg;
1430         u8 tx_switching_en /* tx switching en value */;
1431 /* set if anti spoofing flag should be handled */
1432         u8 update_anti_spoofing_en_flg;
1433         u8 anti_spoofing_en /* Anti-spoofing verification en value */;
1434 /* set if handle_ptp_pkts should be handled. */
1435         u8 update_handle_ptp_pkts;
1436 /* If set, the vport handles PTP Timesync Packets */
1437         u8 handle_ptp_pkts;
1438 /* If set, the default Vlan enable flag is updated */
1439         u8 update_default_vlan_en_flg;
1440 /* If set, the default Vlan value is forced by the FW */
1441         u8 default_vlan_en;
1442 /* If set, the default Vlan value is updated */
1443         u8 update_default_vlan_flg;
1444         __le16 default_vlan /* Default Vlan value to be forced by FW */;
1445 /* set if accept_any_vlan should be handled */
1446         u8 update_accept_any_vlan_flg;
1447         u8 accept_any_vlan /* accept_any_vlan updated value */;
1448 /* Set to remove vlan silently, update_inner_vlan_removal_en_flg must be enabled
1449  * as well. If Rx is in noSgl mode send rx_queue_update_ramrod_data
1450  */
1451         u8 silent_vlan_removal_en;
1452 /* If set, MTU will be updated. Vport must be not active. */
1453         u8 update_mtu_flg;
1454         __le16 mtu /* New MTU value. Used if update_mtu_flg are set */;
1455 /* If set, ctl_frame_mac_check_en and ctl_frame_ethtype_check_en will be
1456  * updated
1457  */
1458         u8 update_ctl_frame_checks_en_flg;
1459 /* If set, Contorl frames will be filtered according to MAC check. */
1460         u8 ctl_frame_mac_check_en;
1461 /* If set, Contorl frames will be filtered according to ethtype check. */
1462         u8 ctl_frame_ethtype_check_en;
1463         u8 reserved[15];
1464 };
1465
1466 struct vport_update_ramrod_mcast {
1467         __le32 bins[ETH_MULTICAST_MAC_BINS_IN_REGS] /* multicast bins */;
1468 };
1469
1470 /*
1471  * Ramrod data for vport update ramrod
1472  */
1473 struct vport_update_ramrod_data {
1474 /* Common data for all vport update ramrods */
1475         struct vport_update_ramrod_data_cmn common;
1476         struct eth_vport_rx_mode rx_mode /* vport rx mode bitmap */;
1477         struct eth_vport_tx_mode tx_mode /* vport tx mode bitmap */;
1478 /* TPA configuration parameters */
1479         struct eth_vport_tpa_param tpa_param;
1480         struct vport_update_ramrod_mcast approx_mcast;
1481         struct eth_vport_rss_config rss_config /* rss config data */;
1482 };
1483
1484
1485
1486
1487
1488
1489 struct E4XstormEthConnAgCtxDqExtLdPart {
1490         u8 reserved0 /* cdu_validation */;
1491         u8 eth_state /* state */;
1492         u8 flags0;
1493 /* exist_in_qm0 */
1494 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_EXIST_IN_QM0_MASK            0x1
1495 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_EXIST_IN_QM0_SHIFT           0
1496 /* exist_in_qm1 */
1497 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED1_MASK               0x1
1498 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED1_SHIFT              1
1499 /* exist_in_qm2 */
1500 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED2_MASK               0x1
1501 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED2_SHIFT              2
1502 /* exist_in_qm3 */
1503 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_EXIST_IN_QM3_MASK            0x1
1504 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_EXIST_IN_QM3_SHIFT           3
1505 /* bit4 */
1506 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED3_MASK               0x1
1507 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED3_SHIFT              4
1508 /* cf_array_active */
1509 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED4_MASK               0x1
1510 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED4_SHIFT              5
1511 /* bit6 */
1512 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED5_MASK               0x1
1513 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED5_SHIFT              6
1514 /* bit7 */
1515 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED6_MASK               0x1
1516 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED6_SHIFT              7
1517         u8 flags1;
1518 /* bit8 */
1519 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED7_MASK               0x1
1520 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED7_SHIFT              0
1521 /* bit9 */
1522 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED8_MASK               0x1
1523 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED8_SHIFT              1
1524 /* bit10 */
1525 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED9_MASK               0x1
1526 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED9_SHIFT              2
1527 /* bit11 */
1528 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_BIT11_MASK                   0x1
1529 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_BIT11_SHIFT                  3
1530 /* bit12 */
1531 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_BIT12_MASK                   0x1
1532 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_BIT12_SHIFT                  4
1533 /* bit13 */
1534 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_BIT13_MASK                   0x1
1535 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_BIT13_SHIFT                  5
1536 /* bit14 */
1537 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_TX_RULE_ACTIVE_MASK          0x1
1538 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_TX_RULE_ACTIVE_SHIFT         6
1539 /* bit15 */
1540 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_DQ_CF_ACTIVE_MASK            0x1
1541 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_DQ_CF_ACTIVE_SHIFT           7
1542         u8 flags2;
1543 /* timer0cf */
1544 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF0_MASK                     0x3
1545 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF0_SHIFT                    0
1546 /* timer1cf */
1547 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF1_MASK                     0x3
1548 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF1_SHIFT                    2
1549 /* timer2cf */
1550 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF2_MASK                     0x3
1551 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF2_SHIFT                    4
1552 /* timer_stop_all */
1553 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF3_MASK                     0x3
1554 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF3_SHIFT                    6
1555         u8 flags3;
1556 /* cf4 */
1557 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF4_MASK                     0x3
1558 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF4_SHIFT                    0
1559 /* cf5 */
1560 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF5_MASK                     0x3
1561 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF5_SHIFT                    2
1562 /* cf6 */
1563 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF6_MASK                     0x3
1564 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF6_SHIFT                    4
1565 /* cf7 */
1566 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF7_MASK                     0x3
1567 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF7_SHIFT                    6
1568         u8 flags4;
1569 /* cf8 */
1570 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF8_MASK                     0x3
1571 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF8_SHIFT                    0
1572 /* cf9 */
1573 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF9_MASK                     0x3
1574 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF9_SHIFT                    2
1575 /* cf10 */
1576 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF10_MASK                    0x3
1577 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF10_SHIFT                   4
1578 /* cf11 */
1579 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF11_MASK                    0x3
1580 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF11_SHIFT                   6
1581         u8 flags5;
1582 /* cf12 */
1583 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF12_MASK                    0x3
1584 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF12_SHIFT                   0
1585 /* cf13 */
1586 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF13_MASK                    0x3
1587 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF13_SHIFT                   2
1588 /* cf14 */
1589 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF14_MASK                    0x3
1590 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF14_SHIFT                   4
1591 /* cf15 */
1592 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF15_MASK                    0x3
1593 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF15_SHIFT                   6
1594         u8 flags6;
1595 /* cf16 */
1596 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_GO_TO_BD_CONS_CF_MASK        0x3
1597 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_GO_TO_BD_CONS_CF_SHIFT       0
1598 /* cf_array_cf */
1599 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_MULTI_UNICAST_CF_MASK        0x3
1600 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_MULTI_UNICAST_CF_SHIFT       2
1601 /* cf18 */
1602 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_DQ_CF_MASK                   0x3
1603 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_DQ_CF_SHIFT                  4
1604 /* cf19 */
1605 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_TERMINATE_CF_MASK            0x3
1606 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_TERMINATE_CF_SHIFT           6
1607         u8 flags7;
1608 /* cf20 */
1609 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_FLUSH_Q0_MASK                0x3
1610 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_FLUSH_Q0_SHIFT               0
1611 /* cf21 */
1612 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED10_MASK              0x3
1613 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED10_SHIFT             2
1614 /* cf22 */
1615 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_SLOW_PATH_MASK               0x3
1616 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_SLOW_PATH_SHIFT              4
1617 /* cf0en */
1618 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF0EN_MASK                   0x1
1619 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF0EN_SHIFT                  6
1620 /* cf1en */
1621 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF1EN_MASK                   0x1
1622 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF1EN_SHIFT                  7
1623         u8 flags8;
1624 /* cf2en */
1625 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF2EN_MASK                   0x1
1626 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF2EN_SHIFT                  0
1627 /* cf3en */
1628 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF3EN_MASK                   0x1
1629 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF3EN_SHIFT                  1
1630 /* cf4en */
1631 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF4EN_MASK                   0x1
1632 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF4EN_SHIFT                  2
1633 /* cf5en */
1634 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF5EN_MASK                   0x1
1635 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF5EN_SHIFT                  3
1636 /* cf6en */
1637 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF6EN_MASK                   0x1
1638 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF6EN_SHIFT                  4
1639 /* cf7en */
1640 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF7EN_MASK                   0x1
1641 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF7EN_SHIFT                  5
1642 /* cf8en */
1643 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF8EN_MASK                   0x1
1644 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF8EN_SHIFT                  6
1645 /* cf9en */
1646 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF9EN_MASK                   0x1
1647 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF9EN_SHIFT                  7
1648         u8 flags9;
1649 /* cf10en */
1650 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF10EN_MASK                  0x1
1651 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF10EN_SHIFT                 0
1652 /* cf11en */
1653 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF11EN_MASK                  0x1
1654 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF11EN_SHIFT                 1
1655 /* cf12en */
1656 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF12EN_MASK                  0x1
1657 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF12EN_SHIFT                 2
1658 /* cf13en */
1659 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF13EN_MASK                  0x1
1660 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF13EN_SHIFT                 3
1661 /* cf14en */
1662 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF14EN_MASK                  0x1
1663 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF14EN_SHIFT                 4
1664 /* cf15en */
1665 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF15EN_MASK                  0x1
1666 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_CF15EN_SHIFT                 5
1667 /* cf16en */
1668 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_GO_TO_BD_CONS_CF_EN_MASK     0x1
1669 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_GO_TO_BD_CONS_CF_EN_SHIFT    6
1670 /* cf_array_cf_en */
1671 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_MULTI_UNICAST_CF_EN_MASK     0x1
1672 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_MULTI_UNICAST_CF_EN_SHIFT    7
1673         u8 flags10;
1674 /* cf18en */
1675 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_DQ_CF_EN_MASK                0x1
1676 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_DQ_CF_EN_SHIFT               0
1677 /* cf19en */
1678 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_TERMINATE_CF_EN_MASK         0x1
1679 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_TERMINATE_CF_EN_SHIFT        1
1680 /* cf20en */
1681 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_FLUSH_Q0_EN_MASK             0x1
1682 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_FLUSH_Q0_EN_SHIFT            2
1683 /* cf21en */
1684 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED11_MASK              0x1
1685 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED11_SHIFT             3
1686 /* cf22en */
1687 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_SLOW_PATH_EN_MASK            0x1
1688 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_SLOW_PATH_EN_SHIFT           4
1689 /* cf23en */
1690 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_TPH_ENABLE_EN_RESERVED_MASK  0x1
1691 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_TPH_ENABLE_EN_RESERVED_SHIFT 5
1692 /* rule0en */
1693 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED12_MASK              0x1
1694 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED12_SHIFT             6
1695 /* rule1en */
1696 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED13_MASK              0x1
1697 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED13_SHIFT             7
1698         u8 flags11;
1699 /* rule2en */
1700 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED14_MASK              0x1
1701 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED14_SHIFT             0
1702 /* rule3en */
1703 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED15_MASK              0x1
1704 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RESERVED15_SHIFT             1
1705 /* rule4en */
1706 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_TX_DEC_RULE_EN_MASK          0x1
1707 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_TX_DEC_RULE_EN_SHIFT         2
1708 /* rule5en */
1709 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE5EN_MASK                 0x1
1710 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE5EN_SHIFT                3
1711 /* rule6en */
1712 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE6EN_MASK                 0x1
1713 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE6EN_SHIFT                4
1714 /* rule7en */
1715 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE7EN_MASK                 0x1
1716 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE7EN_SHIFT                5
1717 /* rule8en */
1718 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED1_MASK            0x1
1719 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED1_SHIFT           6
1720 /* rule9en */
1721 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE9EN_MASK                 0x1
1722 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE9EN_SHIFT                7
1723         u8 flags12;
1724 /* rule10en */
1725 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE10EN_MASK                0x1
1726 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE10EN_SHIFT               0
1727 /* rule11en */
1728 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE11EN_MASK                0x1
1729 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE11EN_SHIFT               1
1730 /* rule12en */
1731 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED2_MASK            0x1
1732 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED2_SHIFT           2
1733 /* rule13en */
1734 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED3_MASK            0x1
1735 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED3_SHIFT           3
1736 /* rule14en */
1737 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE14EN_MASK                0x1
1738 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE14EN_SHIFT               4
1739 /* rule15en */
1740 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE15EN_MASK                0x1
1741 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE15EN_SHIFT               5
1742 /* rule16en */
1743 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE16EN_MASK                0x1
1744 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE16EN_SHIFT               6
1745 /* rule17en */
1746 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE17EN_MASK                0x1
1747 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE17EN_SHIFT               7
1748         u8 flags13;
1749 /* rule18en */
1750 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE18EN_MASK                0x1
1751 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE18EN_SHIFT               0
1752 /* rule19en */
1753 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE19EN_MASK                0x1
1754 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_RULE19EN_SHIFT               1
1755 /* rule20en */
1756 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED4_MASK            0x1
1757 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED4_SHIFT           2
1758 /* rule21en */
1759 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED5_MASK            0x1
1760 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED5_SHIFT           3
1761 /* rule22en */
1762 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED6_MASK            0x1
1763 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED6_SHIFT           4
1764 /* rule23en */
1765 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED7_MASK            0x1
1766 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED7_SHIFT           5
1767 /* rule24en */
1768 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED8_MASK            0x1
1769 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED8_SHIFT           6
1770 /* rule25en */
1771 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED9_MASK            0x1
1772 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_A0_RESERVED9_SHIFT           7
1773         u8 flags14;
1774 /* bit16 */
1775 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_EDPM_USE_EXT_HDR_MASK        0x1
1776 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_EDPM_USE_EXT_HDR_SHIFT       0
1777 /* bit17 */
1778 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_EDPM_SEND_RAW_L3L4_MASK      0x1
1779 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_EDPM_SEND_RAW_L3L4_SHIFT     1
1780 /* bit18 */
1781 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_EDPM_INBAND_PROP_HDR_MASK    0x1
1782 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_EDPM_INBAND_PROP_HDR_SHIFT   2
1783 /* bit19 */
1784 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_EDPM_SEND_EXT_TUNNEL_MASK    0x1
1785 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_EDPM_SEND_EXT_TUNNEL_SHIFT   3
1786 /* bit20 */
1787 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_L2_EDPM_ENABLE_MASK          0x1
1788 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_L2_EDPM_ENABLE_SHIFT         4
1789 /* bit21 */
1790 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_ROCE_EDPM_ENABLE_MASK        0x1
1791 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_ROCE_EDPM_ENABLE_SHIFT       5
1792 /* cf23 */
1793 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_TPH_ENABLE_MASK              0x3
1794 #define E4XSTORMETHCONNAGCTXDQEXTLDPART_TPH_ENABLE_SHIFT             6
1795         u8 edpm_event_id /* byte2 */;
1796         __le16 physical_q0 /* physical_q0 */;
1797         __le16 e5_reserved1 /* physical_q1 */;
1798         __le16 edpm_num_bds /* physical_q2 */;
1799         __le16 tx_bd_cons /* word3 */;
1800         __le16 tx_bd_prod /* word4 */;
1801         __le16 tx_class /* word5 */;
1802         __le16 conn_dpi /* conn_dpi */;
1803         u8 byte3 /* byte3 */;
1804         u8 byte4 /* byte4 */;
1805         u8 byte5 /* byte5 */;
1806         u8 byte6 /* byte6 */;
1807         __le32 reg0 /* reg0 */;
1808         __le32 reg1 /* reg1 */;
1809         __le32 reg2 /* reg2 */;
1810         __le32 reg3 /* reg3 */;
1811         __le32 reg4 /* reg4 */;
1812 };
1813
1814
1815 struct e4_mstorm_eth_conn_ag_ctx {
1816         u8 byte0 /* cdu_validation */;
1817         u8 byte1 /* state */;
1818         u8 flags0;
1819 #define E4_MSTORM_ETH_CONN_AG_CTX_EXIST_IN_QM0_MASK  0x1 /* exist_in_qm0 */
1820 #define E4_MSTORM_ETH_CONN_AG_CTX_EXIST_IN_QM0_SHIFT 0
1821 #define E4_MSTORM_ETH_CONN_AG_CTX_BIT1_MASK          0x1 /* exist_in_qm1 */
1822 #define E4_MSTORM_ETH_CONN_AG_CTX_BIT1_SHIFT         1
1823 #define E4_MSTORM_ETH_CONN_AG_CTX_CF0_MASK           0x3 /* cf0 */
1824 #define E4_MSTORM_ETH_CONN_AG_CTX_CF0_SHIFT          2
1825 #define E4_MSTORM_ETH_CONN_AG_CTX_CF1_MASK           0x3 /* cf1 */
1826 #define E4_MSTORM_ETH_CONN_AG_CTX_CF1_SHIFT          4
1827 #define E4_MSTORM_ETH_CONN_AG_CTX_CF2_MASK           0x3 /* cf2 */
1828 #define E4_MSTORM_ETH_CONN_AG_CTX_CF2_SHIFT          6
1829         u8 flags1;
1830 #define E4_MSTORM_ETH_CONN_AG_CTX_CF0EN_MASK         0x1 /* cf0en */
1831 #define E4_MSTORM_ETH_CONN_AG_CTX_CF0EN_SHIFT        0
1832 #define E4_MSTORM_ETH_CONN_AG_CTX_CF1EN_MASK         0x1 /* cf1en */
1833 #define E4_MSTORM_ETH_CONN_AG_CTX_CF1EN_SHIFT        1
1834 #define E4_MSTORM_ETH_CONN_AG_CTX_CF2EN_MASK         0x1 /* cf2en */
1835 #define E4_MSTORM_ETH_CONN_AG_CTX_CF2EN_SHIFT        2
1836 #define E4_MSTORM_ETH_CONN_AG_CTX_RULE0EN_MASK       0x1 /* rule0en */
1837 #define E4_MSTORM_ETH_CONN_AG_CTX_RULE0EN_SHIFT      3
1838 #define E4_MSTORM_ETH_CONN_AG_CTX_RULE1EN_MASK       0x1 /* rule1en */
1839 #define E4_MSTORM_ETH_CONN_AG_CTX_RULE1EN_SHIFT      4
1840 #define E4_MSTORM_ETH_CONN_AG_CTX_RULE2EN_MASK       0x1 /* rule2en */
1841 #define E4_MSTORM_ETH_CONN_AG_CTX_RULE2EN_SHIFT      5
1842 #define E4_MSTORM_ETH_CONN_AG_CTX_RULE3EN_MASK       0x1 /* rule3en */
1843 #define E4_MSTORM_ETH_CONN_AG_CTX_RULE3EN_SHIFT      6
1844 #define E4_MSTORM_ETH_CONN_AG_CTX_RULE4EN_MASK       0x1 /* rule4en */
1845 #define E4_MSTORM_ETH_CONN_AG_CTX_RULE4EN_SHIFT      7
1846         __le16 word0 /* word0 */;
1847         __le16 word1 /* word1 */;
1848         __le32 reg0 /* reg0 */;
1849         __le32 reg1 /* reg1 */;
1850 };
1851
1852
1853
1854
1855
1856 struct e4_xstorm_eth_hw_conn_ag_ctx {
1857         u8 reserved0 /* cdu_validation */;
1858         u8 eth_state /* state */;
1859         u8 flags0;
1860 /* exist_in_qm0 */
1861 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_EXIST_IN_QM0_MASK            0x1
1862 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_EXIST_IN_QM0_SHIFT           0
1863 /* exist_in_qm1 */
1864 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED1_MASK               0x1
1865 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED1_SHIFT              1
1866 /* exist_in_qm2 */
1867 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED2_MASK               0x1
1868 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED2_SHIFT              2
1869 /* exist_in_qm3 */
1870 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_EXIST_IN_QM3_MASK            0x1
1871 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_EXIST_IN_QM3_SHIFT           3
1872 /* bit4 */
1873 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED3_MASK               0x1
1874 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED3_SHIFT              4
1875 /* cf_array_active */
1876 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED4_MASK               0x1
1877 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED4_SHIFT              5
1878 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED5_MASK               0x1 /* bit6 */
1879 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED5_SHIFT              6
1880 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED6_MASK               0x1 /* bit7 */
1881 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED6_SHIFT              7
1882         u8 flags1;
1883 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED7_MASK               0x1 /* bit8 */
1884 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED7_SHIFT              0
1885 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED8_MASK               0x1 /* bit9 */
1886 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED8_SHIFT              1
1887 /* bit10 */
1888 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED9_MASK               0x1
1889 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED9_SHIFT              2
1890 /* bit11 */
1891 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_BIT11_MASK                   0x1
1892 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_BIT11_SHIFT                  3
1893 /* bit12 */
1894 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_BIT12_MASK                   0x1
1895 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_BIT12_SHIFT                  4
1896 /* bit13 */
1897 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_BIT13_MASK                   0x1
1898 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_BIT13_SHIFT                  5
1899 /* bit14 */
1900 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_TX_RULE_ACTIVE_MASK          0x1
1901 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_TX_RULE_ACTIVE_SHIFT         6
1902 /* bit15 */
1903 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_DQ_CF_ACTIVE_MASK            0x1
1904 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_DQ_CF_ACTIVE_SHIFT           7
1905         u8 flags2;
1906 /* timer0cf */
1907 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF0_MASK                     0x3
1908 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF0_SHIFT                    0
1909 /* timer1cf */
1910 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF1_MASK                     0x3
1911 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF1_SHIFT                    2
1912 /* timer2cf */
1913 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF2_MASK                     0x3
1914 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF2_SHIFT                    4
1915 /* timer_stop_all */
1916 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF3_MASK                     0x3
1917 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF3_SHIFT                    6
1918         u8 flags3;
1919 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF4_MASK                     0x3 /* cf4 */
1920 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF4_SHIFT                    0
1921 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF5_MASK                     0x3 /* cf5 */
1922 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF5_SHIFT                    2
1923 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF6_MASK                     0x3 /* cf6 */
1924 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF6_SHIFT                    4
1925 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF7_MASK                     0x3 /* cf7 */
1926 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF7_SHIFT                    6
1927         u8 flags4;
1928 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF8_MASK                     0x3 /* cf8 */
1929 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF8_SHIFT                    0
1930 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF9_MASK                     0x3 /* cf9 */
1931 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF9_SHIFT                    2
1932 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF10_MASK                    0x3 /* cf10 */
1933 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF10_SHIFT                   4
1934 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF11_MASK                    0x3 /* cf11 */
1935 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF11_SHIFT                   6
1936         u8 flags5;
1937 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF12_MASK                    0x3 /* cf12 */
1938 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF12_SHIFT                   0
1939 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF13_MASK                    0x3 /* cf13 */
1940 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF13_SHIFT                   2
1941 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF14_MASK                    0x3 /* cf14 */
1942 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF14_SHIFT                   4
1943 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF15_MASK                    0x3 /* cf15 */
1944 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF15_SHIFT                   6
1945         u8 flags6;
1946 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_GO_TO_BD_CONS_CF_MASK        0x3 /* cf16 */
1947 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_GO_TO_BD_CONS_CF_SHIFT       0
1948 /* cf_array_cf */
1949 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_MULTI_UNICAST_CF_MASK        0x3
1950 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_MULTI_UNICAST_CF_SHIFT       2
1951 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_DQ_CF_MASK                   0x3 /* cf18 */
1952 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_DQ_CF_SHIFT                  4
1953 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_TERMINATE_CF_MASK            0x3 /* cf19 */
1954 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_TERMINATE_CF_SHIFT           6
1955         u8 flags7;
1956 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_FLUSH_Q0_MASK                0x3 /* cf20 */
1957 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_FLUSH_Q0_SHIFT               0
1958 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED10_MASK              0x3 /* cf21 */
1959 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED10_SHIFT             2
1960 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_SLOW_PATH_MASK               0x3 /* cf22 */
1961 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_SLOW_PATH_SHIFT              4
1962 /* cf0en */
1963 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF0EN_MASK                   0x1
1964 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF0EN_SHIFT                  6
1965 /* cf1en */
1966 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF1EN_MASK                   0x1
1967 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF1EN_SHIFT                  7
1968         u8 flags8;
1969 /* cf2en */
1970 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF2EN_MASK                   0x1
1971 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF2EN_SHIFT                  0
1972 /* cf3en */
1973 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF3EN_MASK                   0x1
1974 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF3EN_SHIFT                  1
1975 /* cf4en */
1976 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF4EN_MASK                   0x1
1977 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF4EN_SHIFT                  2
1978 /* cf5en */
1979 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF5EN_MASK                   0x1
1980 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF5EN_SHIFT                  3
1981 /* cf6en */
1982 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF6EN_MASK                   0x1
1983 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF6EN_SHIFT                  4
1984 /* cf7en */
1985 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF7EN_MASK                   0x1
1986 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF7EN_SHIFT                  5
1987 /* cf8en */
1988 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF8EN_MASK                   0x1
1989 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF8EN_SHIFT                  6
1990 /* cf9en */
1991 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF9EN_MASK                   0x1
1992 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF9EN_SHIFT                  7
1993         u8 flags9;
1994 /* cf10en */
1995 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF10EN_MASK                  0x1
1996 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF10EN_SHIFT                 0
1997 /* cf11en */
1998 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF11EN_MASK                  0x1
1999 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF11EN_SHIFT                 1
2000 /* cf12en */
2001 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF12EN_MASK                  0x1
2002 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF12EN_SHIFT                 2
2003 /* cf13en */
2004 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF13EN_MASK                  0x1
2005 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF13EN_SHIFT                 3
2006 /* cf14en */
2007 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF14EN_MASK                  0x1
2008 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF14EN_SHIFT                 4
2009 /* cf15en */
2010 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF15EN_MASK                  0x1
2011 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_CF15EN_SHIFT                 5
2012 /* cf16en */
2013 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_GO_TO_BD_CONS_CF_EN_MASK     0x1
2014 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_GO_TO_BD_CONS_CF_EN_SHIFT    6
2015 /* cf_array_cf_en */
2016 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_MULTI_UNICAST_CF_EN_MASK     0x1
2017 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_MULTI_UNICAST_CF_EN_SHIFT    7
2018         u8 flags10;
2019 /* cf18en */
2020 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_DQ_CF_EN_MASK                0x1
2021 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_DQ_CF_EN_SHIFT               0
2022 /* cf19en */
2023 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_TERMINATE_CF_EN_MASK         0x1
2024 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_TERMINATE_CF_EN_SHIFT        1
2025 /* cf20en */
2026 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_FLUSH_Q0_EN_MASK             0x1
2027 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_FLUSH_Q0_EN_SHIFT            2
2028 /* cf21en */
2029 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED11_MASK              0x1
2030 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED11_SHIFT             3
2031 /* cf22en */
2032 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_SLOW_PATH_EN_MASK            0x1
2033 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_SLOW_PATH_EN_SHIFT           4
2034 /* cf23en */
2035 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_TPH_ENABLE_EN_RESERVED_MASK  0x1
2036 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_TPH_ENABLE_EN_RESERVED_SHIFT 5
2037 /* rule0en */
2038 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED12_MASK              0x1
2039 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED12_SHIFT             6
2040 /* rule1en */
2041 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED13_MASK              0x1
2042 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED13_SHIFT             7
2043         u8 flags11;
2044 /* rule2en */
2045 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED14_MASK              0x1
2046 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED14_SHIFT             0
2047 /* rule3en */
2048 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED15_MASK              0x1
2049 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RESERVED15_SHIFT             1
2050 /* rule4en */
2051 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_TX_DEC_RULE_EN_MASK          0x1
2052 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_TX_DEC_RULE_EN_SHIFT         2
2053 /* rule5en */
2054 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE5EN_MASK                 0x1
2055 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE5EN_SHIFT                3
2056 /* rule6en */
2057 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE6EN_MASK                 0x1
2058 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE6EN_SHIFT                4
2059 /* rule7en */
2060 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE7EN_MASK                 0x1
2061 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE7EN_SHIFT                5
2062 /* rule8en */
2063 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED1_MASK            0x1
2064 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED1_SHIFT           6
2065 /* rule9en */
2066 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE9EN_MASK                 0x1
2067 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE9EN_SHIFT                7
2068         u8 flags12;
2069 /* rule10en */
2070 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE10EN_MASK                0x1
2071 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE10EN_SHIFT               0
2072 /* rule11en */
2073 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE11EN_MASK                0x1
2074 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE11EN_SHIFT               1
2075 /* rule12en */
2076 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED2_MASK            0x1
2077 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED2_SHIFT           2
2078 /* rule13en */
2079 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED3_MASK            0x1
2080 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED3_SHIFT           3
2081 /* rule14en */
2082 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE14EN_MASK                0x1
2083 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE14EN_SHIFT               4
2084 /* rule15en */
2085 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE15EN_MASK                0x1
2086 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE15EN_SHIFT               5
2087 /* rule16en */
2088 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE16EN_MASK                0x1
2089 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE16EN_SHIFT               6
2090 /* rule17en */
2091 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE17EN_MASK                0x1
2092 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE17EN_SHIFT               7
2093         u8 flags13;
2094 /* rule18en */
2095 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE18EN_MASK                0x1
2096 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE18EN_SHIFT               0
2097 /* rule19en */
2098 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE19EN_MASK                0x1
2099 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_RULE19EN_SHIFT               1
2100 /* rule20en */
2101 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED4_MASK            0x1
2102 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED4_SHIFT           2
2103 /* rule21en */
2104 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED5_MASK            0x1
2105 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED5_SHIFT           3
2106 /* rule22en */
2107 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED6_MASK            0x1
2108 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED6_SHIFT           4
2109 /* rule23en */
2110 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED7_MASK            0x1
2111 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED7_SHIFT           5
2112 /* rule24en */
2113 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED8_MASK            0x1
2114 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED8_SHIFT           6
2115 /* rule25en */
2116 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED9_MASK            0x1
2117 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_A0_RESERVED9_SHIFT           7
2118         u8 flags14;
2119 /* bit16 */
2120 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_EDPM_USE_EXT_HDR_MASK        0x1
2121 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_EDPM_USE_EXT_HDR_SHIFT       0
2122 /* bit17 */
2123 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_EDPM_SEND_RAW_L3L4_MASK      0x1
2124 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_EDPM_SEND_RAW_L3L4_SHIFT     1
2125 /* bit18 */
2126 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_EDPM_INBAND_PROP_HDR_MASK    0x1
2127 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_EDPM_INBAND_PROP_HDR_SHIFT   2
2128 /* bit19 */
2129 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_EDPM_SEND_EXT_TUNNEL_MASK    0x1
2130 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_EDPM_SEND_EXT_TUNNEL_SHIFT   3
2131 /* bit20 */
2132 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_L2_EDPM_ENABLE_MASK          0x1
2133 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_L2_EDPM_ENABLE_SHIFT         4
2134 /* bit21 */
2135 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_ROCE_EDPM_ENABLE_MASK        0x1
2136 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_ROCE_EDPM_ENABLE_SHIFT       5
2137 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_TPH_ENABLE_MASK              0x3 /* cf23 */
2138 #define E4_XSTORM_ETH_HW_CONN_AG_CTX_TPH_ENABLE_SHIFT             6
2139         u8 edpm_event_id /* byte2 */;
2140         __le16 physical_q0 /* physical_q0 */;
2141         __le16 e5_reserved1 /* physical_q1 */;
2142         __le16 edpm_num_bds /* physical_q2 */;
2143         __le16 tx_bd_cons /* word3 */;
2144         __le16 tx_bd_prod /* word4 */;
2145         __le16 tx_class /* word5 */;
2146         __le16 conn_dpi /* conn_dpi */;
2147 };
2148
2149
2150
2151 /*
2152  * GFT CAM line struct
2153  */
2154 struct gft_cam_line {
2155         __le32 camline;
2156 /* Indication if the line is valid. */
2157 #define GFT_CAM_LINE_VALID_MASK      0x1
2158 #define GFT_CAM_LINE_VALID_SHIFT     0
2159 /* Data bits, the word that compared with the profile key */
2160 #define GFT_CAM_LINE_DATA_MASK       0x3FFF
2161 #define GFT_CAM_LINE_DATA_SHIFT      1
2162 /* Mask bits, indicate the bits in the data that are Dont-Care */
2163 #define GFT_CAM_LINE_MASK_BITS_MASK  0x3FFF
2164 #define GFT_CAM_LINE_MASK_BITS_SHIFT 15
2165 #define GFT_CAM_LINE_RESERVED1_MASK  0x7
2166 #define GFT_CAM_LINE_RESERVED1_SHIFT 29
2167 };
2168
2169
2170 /*
2171  * GFT CAM line struct (for driversim use)
2172  */
2173 struct gft_cam_line_mapped {
2174         __le32 camline;
2175 /* Indication if the line is valid. */
2176 #define GFT_CAM_LINE_MAPPED_VALID_MASK                     0x1
2177 #define GFT_CAM_LINE_MAPPED_VALID_SHIFT                    0
2178 /* use enum gft_profile_ip_version (use enum gft_profile_ip_version) */
2179 #define GFT_CAM_LINE_MAPPED_IP_VERSION_MASK                0x1
2180 #define GFT_CAM_LINE_MAPPED_IP_VERSION_SHIFT               1
2181 /* use enum gft_profile_ip_version (use enum gft_profile_ip_version) */
2182 #define GFT_CAM_LINE_MAPPED_TUNNEL_IP_VERSION_MASK         0x1
2183 #define GFT_CAM_LINE_MAPPED_TUNNEL_IP_VERSION_SHIFT        2
2184 /* use enum gft_profile_upper_protocol_type
2185  * (use enum gft_profile_upper_protocol_type)
2186  */
2187 #define GFT_CAM_LINE_MAPPED_UPPER_PROTOCOL_TYPE_MASK       0xF
2188 #define GFT_CAM_LINE_MAPPED_UPPER_PROTOCOL_TYPE_SHIFT      3
2189 /* use enum gft_profile_tunnel_type (use enum gft_profile_tunnel_type) */
2190 #define GFT_CAM_LINE_MAPPED_TUNNEL_TYPE_MASK               0xF
2191 #define GFT_CAM_LINE_MAPPED_TUNNEL_TYPE_SHIFT              7
2192 #define GFT_CAM_LINE_MAPPED_PF_ID_MASK                     0xF
2193 #define GFT_CAM_LINE_MAPPED_PF_ID_SHIFT                    11
2194 /* use enum gft_profile_ip_version (use enum gft_profile_ip_version) */
2195 #define GFT_CAM_LINE_MAPPED_IP_VERSION_MASK_MASK           0x1
2196 #define GFT_CAM_LINE_MAPPED_IP_VERSION_MASK_SHIFT          15
2197 /* use enum gft_profile_ip_version (use enum gft_profile_ip_version) */
2198 #define GFT_CAM_LINE_MAPPED_TUNNEL_IP_VERSION_MASK_MASK    0x1
2199 #define GFT_CAM_LINE_MAPPED_TUNNEL_IP_VERSION_MASK_SHIFT   16
2200 /* use enum gft_profile_upper_protocol_type
2201  * (use enum gft_profile_upper_protocol_type)
2202  */
2203 #define GFT_CAM_LINE_MAPPED_UPPER_PROTOCOL_TYPE_MASK_MASK  0xF
2204 #define GFT_CAM_LINE_MAPPED_UPPER_PROTOCOL_TYPE_MASK_SHIFT 17
2205 /* use enum gft_profile_tunnel_type (use enum gft_profile_tunnel_type) */
2206 #define GFT_CAM_LINE_MAPPED_TUNNEL_TYPE_MASK_MASK          0xF
2207 #define GFT_CAM_LINE_MAPPED_TUNNEL_TYPE_MASK_SHIFT         21
2208 #define GFT_CAM_LINE_MAPPED_PF_ID_MASK_MASK                0xF
2209 #define GFT_CAM_LINE_MAPPED_PF_ID_MASK_SHIFT               25
2210 #define GFT_CAM_LINE_MAPPED_RESERVED1_MASK                 0x7
2211 #define GFT_CAM_LINE_MAPPED_RESERVED1_SHIFT                29
2212 };
2213
2214
2215 union gft_cam_line_union {
2216         struct gft_cam_line cam_line;
2217         struct gft_cam_line_mapped cam_line_mapped;
2218 };
2219
2220
2221 /*
2222  * Used in gft_profile_key: Indication for ip version
2223  */
2224 enum gft_profile_ip_version {
2225         GFT_PROFILE_IPV4 = 0,
2226         GFT_PROFILE_IPV6 = 1,
2227         MAX_GFT_PROFILE_IP_VERSION
2228 };
2229
2230
2231 /*
2232  * Profile key stucr fot GFT logic in Prs
2233  */
2234 struct gft_profile_key {
2235         __le16 profile_key;
2236 /* use enum gft_profile_ip_version (use enum gft_profile_ip_version) */
2237 #define GFT_PROFILE_KEY_IP_VERSION_MASK           0x1
2238 #define GFT_PROFILE_KEY_IP_VERSION_SHIFT          0
2239 /* use enum gft_profile_ip_version (use enum gft_profile_ip_version) */
2240 #define GFT_PROFILE_KEY_TUNNEL_IP_VERSION_MASK    0x1
2241 #define GFT_PROFILE_KEY_TUNNEL_IP_VERSION_SHIFT   1
2242 /* use enum gft_profile_upper_protocol_type
2243  * (use enum gft_profile_upper_protocol_type)
2244  */
2245 #define GFT_PROFILE_KEY_UPPER_PROTOCOL_TYPE_MASK  0xF
2246 #define GFT_PROFILE_KEY_UPPER_PROTOCOL_TYPE_SHIFT 2
2247 /* use enum gft_profile_tunnel_type (use enum gft_profile_tunnel_type) */
2248 #define GFT_PROFILE_KEY_TUNNEL_TYPE_MASK          0xF
2249 #define GFT_PROFILE_KEY_TUNNEL_TYPE_SHIFT         6
2250 #define GFT_PROFILE_KEY_PF_ID_MASK                0xF
2251 #define GFT_PROFILE_KEY_PF_ID_SHIFT               10
2252 #define GFT_PROFILE_KEY_RESERVED0_MASK            0x3
2253 #define GFT_PROFILE_KEY_RESERVED0_SHIFT           14
2254 };
2255
2256
2257 /*
2258  * Used in gft_profile_key: Indication for tunnel type
2259  */
2260 enum gft_profile_tunnel_type {
2261         GFT_PROFILE_NO_TUNNEL = 0,
2262         GFT_PROFILE_VXLAN_TUNNEL = 1,
2263         GFT_PROFILE_GRE_MAC_OR_NVGRE_TUNNEL = 2,
2264         GFT_PROFILE_GRE_IP_TUNNEL = 3,
2265         GFT_PROFILE_GENEVE_MAC_TUNNEL = 4,
2266         GFT_PROFILE_GENEVE_IP_TUNNEL = 5,
2267         MAX_GFT_PROFILE_TUNNEL_TYPE
2268 };
2269
2270
2271 /*
2272  * Used in gft_profile_key: Indication for protocol type
2273  */
2274 enum gft_profile_upper_protocol_type {
2275         GFT_PROFILE_ROCE_PROTOCOL = 0,
2276         GFT_PROFILE_RROCE_PROTOCOL = 1,
2277         GFT_PROFILE_FCOE_PROTOCOL = 2,
2278         GFT_PROFILE_ICMP_PROTOCOL = 3,
2279         GFT_PROFILE_ARP_PROTOCOL = 4,
2280         GFT_PROFILE_USER_TCP_SRC_PORT_1_INNER = 5,
2281         GFT_PROFILE_USER_TCP_DST_PORT_1_INNER = 6,
2282         GFT_PROFILE_TCP_PROTOCOL = 7,
2283         GFT_PROFILE_USER_UDP_DST_PORT_1_INNER = 8,
2284         GFT_PROFILE_USER_UDP_DST_PORT_2_OUTER = 9,
2285         GFT_PROFILE_UDP_PROTOCOL = 10,
2286         GFT_PROFILE_USER_IP_1_INNER = 11,
2287         GFT_PROFILE_USER_IP_2_OUTER = 12,
2288         GFT_PROFILE_USER_ETH_1_INNER = 13,
2289         GFT_PROFILE_USER_ETH_2_OUTER = 14,
2290         GFT_PROFILE_RAW = 15,
2291         MAX_GFT_PROFILE_UPPER_PROTOCOL_TYPE
2292 };
2293
2294
2295 /*
2296  * GFT RAM line struct
2297  */
2298 struct gft_ram_line {
2299         __le32 lo;
2300 #define GFT_RAM_LINE_VLAN_SELECT_MASK              0x3
2301 #define GFT_RAM_LINE_VLAN_SELECT_SHIFT             0
2302 #define GFT_RAM_LINE_TUNNEL_ENTROPHY_MASK          0x1
2303 #define GFT_RAM_LINE_TUNNEL_ENTROPHY_SHIFT         2
2304 #define GFT_RAM_LINE_TUNNEL_TTL_EQUAL_ONE_MASK     0x1
2305 #define GFT_RAM_LINE_TUNNEL_TTL_EQUAL_ONE_SHIFT    3
2306 #define GFT_RAM_LINE_TUNNEL_TTL_MASK               0x1
2307 #define GFT_RAM_LINE_TUNNEL_TTL_SHIFT              4
2308 #define GFT_RAM_LINE_TUNNEL_ETHERTYPE_MASK         0x1
2309 #define GFT_RAM_LINE_TUNNEL_ETHERTYPE_SHIFT        5
2310 #define GFT_RAM_LINE_TUNNEL_DST_PORT_MASK          0x1
2311 #define GFT_RAM_LINE_TUNNEL_DST_PORT_SHIFT         6
2312 #define GFT_RAM_LINE_TUNNEL_SRC_PORT_MASK          0x1
2313 #define GFT_RAM_LINE_TUNNEL_SRC_PORT_SHIFT         7
2314 #define GFT_RAM_LINE_TUNNEL_DSCP_MASK              0x1
2315 #define GFT_RAM_LINE_TUNNEL_DSCP_SHIFT             8
2316 #define GFT_RAM_LINE_TUNNEL_OVER_IP_PROTOCOL_MASK  0x1
2317 #define GFT_RAM_LINE_TUNNEL_OVER_IP_PROTOCOL_SHIFT 9
2318 #define GFT_RAM_LINE_TUNNEL_DST_IP_MASK            0x1
2319 #define GFT_RAM_LINE_TUNNEL_DST_IP_SHIFT           10
2320 #define GFT_RAM_LINE_TUNNEL_SRC_IP_MASK            0x1
2321 #define GFT_RAM_LINE_TUNNEL_SRC_IP_SHIFT           11
2322 #define GFT_RAM_LINE_TUNNEL_PRIORITY_MASK          0x1
2323 #define GFT_RAM_LINE_TUNNEL_PRIORITY_SHIFT         12
2324 #define GFT_RAM_LINE_TUNNEL_PROVIDER_VLAN_MASK     0x1
2325 #define GFT_RAM_LINE_TUNNEL_PROVIDER_VLAN_SHIFT    13
2326 #define GFT_RAM_LINE_TUNNEL_VLAN_MASK              0x1
2327 #define GFT_RAM_LINE_TUNNEL_VLAN_SHIFT             14
2328 #define GFT_RAM_LINE_TUNNEL_DST_MAC_MASK           0x1
2329 #define GFT_RAM_LINE_TUNNEL_DST_MAC_SHIFT          15
2330 #define GFT_RAM_LINE_TUNNEL_SRC_MAC_MASK           0x1
2331 #define GFT_RAM_LINE_TUNNEL_SRC_MAC_SHIFT          16
2332 #define GFT_RAM_LINE_TTL_EQUAL_ONE_MASK            0x1
2333 #define GFT_RAM_LINE_TTL_EQUAL_ONE_SHIFT           17
2334 #define GFT_RAM_LINE_TTL_MASK                      0x1
2335 #define GFT_RAM_LINE_TTL_SHIFT                     18
2336 #define GFT_RAM_LINE_ETHERTYPE_MASK                0x1
2337 #define GFT_RAM_LINE_ETHERTYPE_SHIFT               19
2338 #define GFT_RAM_LINE_RESERVED0_MASK                0x1
2339 #define GFT_RAM_LINE_RESERVED0_SHIFT               20
2340 #define GFT_RAM_LINE_TCP_FLAG_FIN_MASK             0x1
2341 #define GFT_RAM_LINE_TCP_FLAG_FIN_SHIFT            21
2342 #define GFT_RAM_LINE_TCP_FLAG_SYN_MASK             0x1
2343 #define GFT_RAM_LINE_TCP_FLAG_SYN_SHIFT            22
2344 #define GFT_RAM_LINE_TCP_FLAG_RST_MASK             0x1
2345 #define GFT_RAM_LINE_TCP_FLAG_RST_SHIFT            23
2346 #define GFT_RAM_LINE_TCP_FLAG_PSH_MASK             0x1
2347 #define GFT_RAM_LINE_TCP_FLAG_PSH_SHIFT            24
2348 #define GFT_RAM_LINE_TCP_FLAG_ACK_MASK             0x1
2349 #define GFT_RAM_LINE_TCP_FLAG_ACK_SHIFT            25
2350 #define GFT_RAM_LINE_TCP_FLAG_URG_MASK             0x1
2351 #define GFT_RAM_LINE_TCP_FLAG_URG_SHIFT            26
2352 #define GFT_RAM_LINE_TCP_FLAG_ECE_MASK             0x1
2353 #define GFT_RAM_LINE_TCP_FLAG_ECE_SHIFT            27
2354 #define GFT_RAM_LINE_TCP_FLAG_CWR_MASK             0x1
2355 #define GFT_RAM_LINE_TCP_FLAG_CWR_SHIFT            28
2356 #define GFT_RAM_LINE_TCP_FLAG_NS_MASK              0x1
2357 #define GFT_RAM_LINE_TCP_FLAG_NS_SHIFT             29
2358 #define GFT_RAM_LINE_DST_PORT_MASK                 0x1
2359 #define GFT_RAM_LINE_DST_PORT_SHIFT                30
2360 #define GFT_RAM_LINE_SRC_PORT_MASK                 0x1
2361 #define GFT_RAM_LINE_SRC_PORT_SHIFT                31
2362         __le32 hi;
2363 #define GFT_RAM_LINE_DSCP_MASK                     0x1
2364 #define GFT_RAM_LINE_DSCP_SHIFT                    0
2365 #define GFT_RAM_LINE_OVER_IP_PROTOCOL_MASK         0x1
2366 #define GFT_RAM_LINE_OVER_IP_PROTOCOL_SHIFT        1
2367 #define GFT_RAM_LINE_DST_IP_MASK                   0x1
2368 #define GFT_RAM_LINE_DST_IP_SHIFT                  2
2369 #define GFT_RAM_LINE_SRC_IP_MASK                   0x1
2370 #define GFT_RAM_LINE_SRC_IP_SHIFT                  3
2371 #define GFT_RAM_LINE_PRIORITY_MASK                 0x1
2372 #define GFT_RAM_LINE_PRIORITY_SHIFT                4
2373 #define GFT_RAM_LINE_PROVIDER_VLAN_MASK            0x1
2374 #define GFT_RAM_LINE_PROVIDER_VLAN_SHIFT           5
2375 #define GFT_RAM_LINE_VLAN_MASK                     0x1
2376 #define GFT_RAM_LINE_VLAN_SHIFT                    6
2377 #define GFT_RAM_LINE_DST_MAC_MASK                  0x1
2378 #define GFT_RAM_LINE_DST_MAC_SHIFT                 7
2379 #define GFT_RAM_LINE_SRC_MAC_MASK                  0x1
2380 #define GFT_RAM_LINE_SRC_MAC_SHIFT                 8
2381 #define GFT_RAM_LINE_TENANT_ID_MASK                0x1
2382 #define GFT_RAM_LINE_TENANT_ID_SHIFT               9
2383 #define GFT_RAM_LINE_RESERVED1_MASK                0x3FFFFF
2384 #define GFT_RAM_LINE_RESERVED1_SHIFT               10
2385 };
2386
2387
2388 /*
2389  * Used in the first 2 bits for gft_ram_line: Indication for vlan mask
2390  */
2391 enum gft_vlan_select {
2392         INNER_PROVIDER_VLAN = 0,
2393         INNER_VLAN = 1,
2394         OUTER_PROVIDER_VLAN = 2,
2395         OUTER_VLAN = 3,
2396         MAX_GFT_VLAN_SELECT
2397 };
2398
2399
2400 #endif /* __ECORE_HSI_ETH__ */